英特尔对chiplet未来的一些看法

在英特尔2020年架构日活动即将结束的时候，英特尔花了几分钟时间讨论它认为某些产品的未来。英特尔客户计算部门副总裁兼首席技术官Brijesh Tripathi提出了对2024年以上未来客户端产品前景的展望。他表示，他们将以英特尔的7+制造工艺为中心，目标是启用“Client 2.0”，这是一种通过更优化的芯片开发策略来交付和实现沉浸式体验的新方法。

Chiplet（小芯片）并不是新事物，特别是随着英特尔竞争对手最近发布的芯片，并且随着我们进入更复杂的过程节点开发，小芯片时代可以使芯片上市时间更快，给定产品的产量更高。关键之处在于这些小芯片如何组装在一起，以及在什么时候混合并匹配相关的小芯片才有意义。英特尔在2017年技术与制造日上以更笼统的方式谈到了这一点，如上面的图片所示。

这里的目标是混合和匹配哪些工艺节点最适合芯片的不同部分。英特尔似乎准备从其7nm平台开始实现这一愿景。在2020年架构日上，Brijesh Tripathi展示了此幻灯片：

如图所示，左侧是典型的芯片设计–包含所需的所有组件。对于英特尔的领先产品，这些产品需要3-4年的开发时间，英特尔最初以及后来的英特尔合作伙伴都发现了硅中的错误，因为它们可以将硅启动时间缩短几个数量级。

中间是基本的小芯片布局，类似于2017年的幻灯片，其中芯片的不同功能被划分为各自的模块。假设互连是一致的，则硅会有一些重用，例如AMD在客户端和服务器中使用相同的核心计算die。对于某些半导体公司（英特尔除外），这就是我们的位置。

右边是英特尔看到其未来的地方。它没有在产品中使用单一数量的小芯片，而是设想了一个世界，其中每个IP都可以拆分为多个小芯片，从而使产品可以采用适合市场的不同配置来构建。在这种情况下，小芯片可能是PCIe 4.0 x16链接–如果产品需要更多，它只会添加更多这些小芯片。与内存通道，内核，媒体加速器，AI加速器，光线跟踪引擎，加密加速器，图形相同，甚至远至SRAM和缓存块。这个想法是每个IP可以拆分然后扩展。这意味着小芯片很小，可以相对较快地构建，并且应该很快消除错误。

在此图中，我们考虑了英特尔对Client的长期愿景：一个具有封装内存储器（类似于L3或L4）的基本中介层，可以用作整个裸片的主要SRAM缓存，然后放在顶部，我们可以从中获得24个不同的小芯片。小芯片可以是图形，内核，AI，媒体，IO或其他任何东西，但是可以根据需要进行混合和匹配。内容创建者可能希望在一些良好的图形加速和计算之间取得平衡，而游戏玩家可能希望仅专注于图形。公司客户或工作站可能需要较少的图形，而对于计算和AI则需要更多的图形，而芯片的移动版本将在IO上投入大量资金。

与往常一样，在小芯片尺寸和将它们以多die排列的形式实际放置的复杂性之间需要进行权衡。小芯片之间的任何通信都比单片的功耗要高，并且通常带来更高的延迟。散热也必须加以管理，因此有时那些小芯片会受到可用散热特性的限制。多die布局还会使移动设备头痛，因为z高度至关重要。但是，在正确的时间使用正确的工艺生产正确的产品所带来的好处是巨大的，因为它有助于以最佳的成本提供性能和功能。这也给了第三方IP供应商新的机会。

这次演讲唯一的遗憾是，英特尔并没有过多地谈论将其粘合在一起的“胶水”。小芯片策略依赖于复杂的高速互连协议，无论是自定义的还是其他方法。英特尔的die到die连接的当前用途是简单的内存协议或FPGA架构扩展。DNA对于服务器CPU（如UPI）而言，大型扩展不一定能胜任这项任务。CXL可能是这里的未来，但是当前的CXL基于PCIe，这意味着每个小芯片都需要一个复杂的CXL / PCIe控制器，这可能会很快耗电。

英特尔已经表示，他们正在发明新的封装技术和新级别的连接以在芯片之间起作用，但目前尚无协议公开，不过英特尔承认，要达到这种规模，它必须超越现有技术。该公司今天已经拥有了，这将需要在这一领域中建立标准和创新。目标是创建和支持标准，第一个版本将内置一些标准化。英特尔指出，这是一种极端分解的方法，并请注意，并非所有连接的东西都必须具有高带宽（例如USB）或连贯的互连，英特尔认为目标涉及整个频谱中的少数协议。

还有开发者市场，可用于在任何给定产品中更均匀地实现资源。如果没有仔细的计划和相关的编码，例如，如果开发人员期望计算与图形的特定比例，则某些小芯片配置可能会崩溃。这不是OneAPI可以轻松解决的问题。

这些都是英特尔必须解决的问题，尽管要实现这一目标还需要几年的时间。有人告诉我们内部名称是Client 2.0，尽管随着Intel开始更详细地讨论它，它可能会添加更多的营销手段。