财联社4月23日讯(编辑 马兰)据媒体报道,英特尔正委托台积电使用其2纳米制程生产Nova Lake CPU。考虑到英特尔自己拥有18A工艺,且一直宣传该工艺胜过台积电的2纳米技术,这份代工合同可能透露出一些引人深思的讯号。英特尔声称将为客户提供最好的产品,而这可能是其将Nova Lake生产外包给台积电的一个原因。但业内也怀疑,既然18A工艺已经投入了试生产,英特尔将生产外包可能是由于产能需求的驱动,而不是性能或回报等方面的问题。还有传言称,英特尔可能采取双源战略:既使用台积电的2纳米技术生产旗舰产品,
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英特尔 18A 工艺 2纳米芯片 台积电
随着半导体制造复杂性的不断增加,相关的排放量正在以惊人的速度增长。TechInsights Manufacturing Carbon Module 数据显示,位于俄勒冈州的下一代 2nm 晶圆厂将生产 ~30 万 MtCO2e 每年消耗超过 400 GWh 的电力。鉴于对电力和范围 2 排放的依赖,晶圆厂选址也起着重要作用,位于台湾的同等晶圆厂每年产生的排放量几乎是其三倍。有胜利。具有高晶体管密度的精细工艺可以大大减少每个晶体管的辐射。半导体制造的碳中和是可能的,但正如我们将要展示的那样,这需要
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2nm 工艺 202504
半导体芯片制程技术的创新突破,是包括英特尔在内的所有芯片制造商们在未来能否立足AI和高性能计算时代的根本。年内即将亮相的Intel 18A,不仅是为此而生的关键制程技术突破,同时还肩负着让英特尔重回技术创新最前沿的使命。那么Intel 18A为何如此重要?它能否成为助力英特尔重返全球半导体制程技术创新巅峰的“天命人”?RibbonFET全环绕栅极晶体管技术与PowerVia背面供电技术两大关键技术突破,会给出世界一个答案。攻克两大技术突破 实力出色RibbonFET全环绕栅极晶体管技术,是破除半
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据外媒报道,近日,英特尔投资者关系副总裁John Pitzer在公开澄清了关于基于Intel 18A制程的首款产品——Panther Lake推迟发布的传闻。他表示,Panther Lake仍按计划于今年下半年发布,发布时间并未改变,且英特尔对于目前的进展非常有信心。报道中称,John Pitzer表示当前Panther Lake的良率水平甚至比同期Meteor Lake开发阶段的表现还要略胜一筹。几周前有技术论文指出, Intel 18A制程的SRAM密度表现已与台积电N2工艺相当。“虽然技术比较存在多
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1 月 22 日消息,半导体互联 IP 企业 Blue Cheetah 美国加州当地时间昨日表示,其新一代 BlueLynx D2D 裸晶对裸晶互联 PHY 物理层芯片在三星 Foundry 的 SF4X 先进制程上成功流片(Tape-Out)。Blue Cheetah 在三星 SF4X 上制得的 D2D PHY 支持高级 2.5D 和标准 2D 芯粒封装,总吞吐量突破 100 Tbps 大关,同时在面积和功耗表现上处于业界领先水平,将于 2025 年第二季度初在封装应用中接受硅特性分析。Blue Che
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11 月 12 日消息,消息源 Jukanlosreve 昨日(11 月 11 日)在 X 平台发布推文,曝料称高通第二代骁龙 8 至尊版芯片在 GeekBench 6 单核成绩突破 4000 分,多核性能比初代骁龙 8 至尊版提升 20%。援引消息源信息,高通第二代骁龙 8 至尊版芯片(高通骁龙 8Gen 5)将混合使用三星的 SF2 代工和台积电的 N3P 工艺。消息源还透露高通第二代骁龙 8 至尊版芯片和联发科天玑 9500 芯片均支持可扩展矩阵扩展(Scalable Matrix Extensio
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高通 骁龙 单核 多核 三星 SF2 代工 台积电的 N3P 工艺
IT之家 10 月 12 日消息,Eliyan 公司于 10 月 9 日发布博文,宣布在美国加州成功交付首批 NuLink™-2.0 芯粒互连 PHY,该芯片采用 3nm 工艺制造。这项技术不仅实现了 64Gbps / bump 的行业最高性能,还在多芯粒架构中提供了卓越的带宽和低功耗解决方案,标志着半导体互连领域的一次重大突破。IT之家注:芯粒互连 PHY 是一种用于连接多个芯片小块(chiplet)的物理层接口,旨在实现高带宽、低延迟和低功耗的数据传输。Eliyan 的芯片互连 P
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多年来持续试跨越芯片制造工艺代差的华为公司29日表示,通过系统的设计和工程建设能解决算力与分析能力的问题,从而消除在芯片上的代差。未来芯片创新不应只在单点的芯片工艺上,而是应该在系统架构上,要用空间、带宽、能源来换取芯片工艺上的缺陷。据《快科技》报导,在今天的数据大会上,华为常务董事张平安就芯片技术发展发言指出,「通过系统的设计和工程建设可以解决我们整体数字中心的能力、算力和分析能力问题,可以消除我们在芯片上的代差。」张平安说,「在华为看来,AI数据中心耗能非常大,人工智能耗能更多,需要数能结合。」在这之
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工艺 华为 系统设计 芯片代差
近日,台积电业务发展高级副总裁张晓强博士在接受采访时被问到,如何看待“摩尔定律已死”的说法,而他的回答非常直接:“很简单,不在乎。只要我们能继续推动工艺进步,我就不在乎摩尔定律是活着,还是死了。”在张晓强看来,台积电的优势在于,每年都能投产一种新的制程工艺,为客户改进性能、功耗和面积 (PPA)指标进。比如说最近十年来,苹果一直是台积电的头号客户,而苹果A/M系列处理器的演进,正好反映了台积电工艺的变化。此外,AMD Instinct MI300X / MI300A、NVIDIA H100/B200/GB
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英特尔周三表示,其名为Intel 3的3nm级工艺技术已在两个工厂进入大批量生产,并提供了有关新生产节点的一些额外细节。新工艺带来了更高的性能和更高的晶体管密度,并支持1.2V的电压,适用于超高性能应用。该节点针对的是英特尔自己的产品以及代工客户。它还将在未来几年内发展。英特尔代工技术开发副总裁Walid Hafez表示:“我们的英特尔3正在俄勒冈州和爱尔兰的工厂进行大批量生产,包括最近推出的Xeon 6'Sierra Forest'和'Granite Rapids'处理器
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Intel 3 3nm 工艺
此前有报道称,明年谷歌可能会改变策略,在用于Pixel
10系列的Tensor
G5上更换代工厂,改用台积电代工,至少在制造工艺上能与高通和联发科的SoC处于同一水平线。为了更好地进行过渡,谷歌将扩大在中国台湾地区的研发中心。随后泄露的数据库信息表明,谷歌已经开始与台积电展开合作,将Tensor
G5的样品发送出去做验证。据Wccftech报道,谷歌与台积电已达成了一项协议,后者将为Pixel系列产品线生产完全定制的Tensor G系列芯片。谷歌希望新款SoC不再受到良品率的困扰,而Tenso
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IT之家 6 月 19 日消息,名为 Flow Computing 的芬兰公司宣布新的研究成果,成功研发出全新的芯片,可以让 CPU 性能翻倍,而且可以通过软件优化性能提高最多 100 倍。Flow Computing 演示了全新的并行处理单元(PPU),该公司联合创始人兼首席执行官 Timo Valtonen 认为这项技术有着广泛的应用前景:“CPU 是计算中最薄弱的环节。它无法胜任自己的任务,这一点需要改变。”该芯片技术涉及一个配套芯片,不产生额外功耗或者更多热量的情况下,能实时优化处理任务
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CPU 工艺 荷兰
近日,三星电子对外表示,8nm版本的eMRAM开发已基本完成,正按计划逐步推进制程升级。资料显示,eMRAM是一种基于磁性原理的、非易失性的新型存储技术,属于面向嵌入式领域的MRAM(磁阻存储器)。与传统DRAM相比,eMRAM具备更快存取速度与更高耐用性,不需要像DRAM一样刷新数据,同时写入速度是NAND的1000倍数。基于上述特性,业界看好eMRAM未来前景,尤其是在对性能、能效以及耐用性较高的场景中,eMRAM被寄予厚望。三星电子是eMRAM主要生产商之一,致力于推动eMRAM在汽车领域的应用。三
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存储 工艺 三星
在 HBM4 内存带来的几大变化中,最直接的变化之一就是内存接口的宽度。随着第四代内存标准从已经很宽的 1024 位接口升级到超宽的 2048 位接口,HBM4 内存堆栈将不会像以前一样正常工作;芯片制造商需要采用比现在更先进的封装方法,以适应更宽的内存。作为
2024 年欧洲技术研讨会演讲的一部分,台积电提供了一些有关其将为 HBM4
制造的基础模具的新细节,这些模具将使用逻辑工艺制造。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务,该公司有望在 HBM4
制造工艺中占据有
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台积电 12nm 5nm 工艺 HBM4 基础芯片
5 月 10 日消息,韩媒 ZDNet Korea 援引业内人士的话称,三星电子的 AI 推理芯片 Mach-1 即将以 MPW(多项目晶圆)的方式进行原型试产,有望基于三星自家的 4nm 工艺。这位业内人士还表示,不排除 Mach-1 采用 5nm 工艺的可能。三星已为 Mach-1 定下了时间表:今年下半年量产、今年底交付芯片、明年一季度交付基于该芯片的推理服务器。同时三星也已获得了 Naver 至高 1 万亿韩元(当前约 52.8 亿元人民币)的预订单。虽然三星电子目前能提供 3nm 代工,但在 M
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三星 AI Mach-1 原型试产 4nm 工艺
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