IMEC面向2 纳米以下芯粒封装的工艺设计套件

比利时微电子研究中心（Imec）的纳米集成电路（NanoIC）中试线推出两款面向 2 纳米以下制程的工艺设计套件（PDK）：一款是细间距重布线层工艺设计套件，另一款是芯粒对晶圆混合键合工艺设计套件。

这两款抢先体验版工艺设计套件，让高校、初创企业和行业创新者也能掌握先进的封装技术能力。

先进封装技术能实现芯粒的高密度互连，为下一代高性能计算、人工智能加速器以及数据密集型应用筑牢技术根基。

细间距重布线层工艺设计套件创新采用聚合物基衬底，打造出实现芯片间高密度互连的全新方案。

传统聚合物基衬底无法支持极精细线路的制作，使其在先进封装领域的应用受到限制。比利时微电子研究中心依托纳米集成电路项目研发的这项技术，成功突破这一壁垒，能在聚合物基重布线层中实现超小间距互连，其性能表现超越了当前头部商业晶圆厂的现有技术水平。

该套件支持的线路线宽与间距可低至 1.3 微米，微凸点间距最小可达 20 微米。基于超高速芯粒互连进阶版（UCIe-Advanced）芯粒间接口，设计师借助该套件的互连方案，可使通信速度提升最高 40%，单位比特能耗降低最多 15%。

由此，细间距重布线层技术成为众多新兴应用领域极具吸引力的集成方案选择，覆盖汽车、高性能计算乃至下一代图形处理器架构等领域。

芯粒对晶圆工艺设计套件：借助三维维度，实现芯粒之间超紧凑的直接互连。

该技术摒弃了传统的铜凸点互连方式，通过混合键合工艺在互补金属氧化物半导体（CMOS）芯粒与封装接口之间形成氧化物 - 氧化物直接连接。这一设计消除了铜凸点互连带来的寄生效应，打造出低损耗、高能效的通信通路。

芯粒对晶圆混合键合工艺设计套件能实现超高密度、高带宽的芯片间互连，尤其适用于人工智能应用、先进计算平台以及高性能图形处理器架构领域。

此次两款套件的发布，让比利时微电子研究中心成为全球首家，能在该集成级别和尺寸标准下，提供便捷获取的互连工艺设计套件的机构。这款初始的 “探索版” 套件配备了设计师评估该技术所需的核心工具，包括系统化的版图创建、自动化与定制化布线以及设计规则检查功能。

所有实际应用相关的细节信息，均可在纳米集成电路项目官网查询。