台积电推出20纳米及CoWoSTM参考流程

　　台积电公司日前宣布，领先业界成功推出支持20纳米工艺与CoWoS (Chip on Wafer on Substrate)技术的设计参考流程，展现了该公司在开放创新平台(Open Innovation Platform, OIP)架构中支持20纳米与CoWoS 技术的设计环境已准备就绪。

　　台积电公司20纳米参考流程采用现行经过验证的设计流程协助客户实现双重曝影技术(Double Patterning Technology, DPT)，藉由双重曝影技术所需知识的布局与配线(Place and Route)、时序(Timing)、实体验证(Physical Verification)及可制造性设计(Design for Manufacturing, DFM)，电子设计自动化(EDA)领导厂商通过验证的设计工具能够支持台积电公司20纳米工艺;通过硅芯片验证的CoWoS^TM参考流程则能够整合多芯片以支持高带宽与低功耗应用，加速三维集成电路(3D IC)设计产品的上市时间，芯片设计业者亦受惠于能够使用电子设计自动化厂商现有的成熟设计工具进行设计。

　　台积电公司研究发展副总经理侯永清博士表示：「这些参考流程完整地提供了芯片设计业者台积电公司先进的20纳米与CoWoS^TM技术以协助他们尽早开始设计开发产品，对于台积电公司及其开放创新平台设计生态环境伙伴而言，我们的首要目标在于能够及早并完整地提供先进的硅芯片与生产技术给我们的客户。」

　　20纳米参考流程

　　台积电公司20纳米参考流程藉由双重曝影技术所需的知识协助客户实现20纳米芯片设计，降低设计的复杂度并且提供必要的准确性;实现双重曝影的要素包括预先分色(pre-coloring)能力、新的电阻电容撷取(RC Extraction)方法、双重曝影技术签核(Sign Off)、实体验证、以及可制造性设计。此外，台积电公司与设计生态环境伙伴提供与双重曝影技术兼容的20纳米硅智财设计，加速客户采用20纳米工艺。

　　CoWoS 参考流程

　　CoWoS 参考流程能够实现三维集成电路多芯片的整合，这套新的CoWoS 参考流程仅对现行设计方法做最小的改变，使得三维集成电路的转换能够顺利进行。该流程涵盖了从金属凸块、金属垫、中介层到C4凸块之间进行布局与绕线时的管理;创新的凸块组合结构;针对芯片之间高速链接所需的准确撷取与信号一致性分析;从芯片到封装到系统的热分析(Thermal Analysis);以及芯片级(Die-level)与堆栈级(Stacking-level)测试所需的整合式三维集成电路测试方法。

　　客制化设计考流程与射频参考设计套件

　　客制化设计参考流程能够实现20纳米客制化布局之双重曝影，提供20纳米工艺所需的解决方案，包括与仿真器的直接链接以验证电压相关的设计法则检查(Voltage-dependent DRC)、整合布局依赖效应(LDE)解决方案、以及高介电金属闸极(HKMG)技术的处理。射频参考设计套件则提供全新的高频设计准则，包括60GHz射频模型支持、以及高效能的电磁特性撷取(Electromagnetic Characterization)，透过60GHz从前端至后端实作流程的范例与整合被动组件(Integrated Passive Device, IPD)的支持来协助客户实现设计能力。