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Mentor扩展TSMC InFO和CoWoS设计流程解决方案

  •   Mentor, a Siemens business 今天宣布为 Calibre® nmPlatform、Analog FastSPICE™ (AFS™) Platform、Xpedition® Package Integrator 和 Xpedition Package Designer 工具推出几项增强功能,以支持 TSMC&nb
  • 关键字: Mentor  CoWoS  

TSMC确认采用Cadence 3D-IC技术应用于其CoWoS参考流程

  •   全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS),今天宣布TSMC已经确认采用Cadence 3D-IC技术应用于其CoWoS? (chip-on-wafer-on-substrate)参考流程,用来开发CoWoS?测试载具,包含一个SoC与Cadence Wide I/O存储器控制器与PHY IP。这是晶圆厂方面的首个硅验证的参考流程,可用于多晶粒集成,并包含TSMC CoWoS?与Cadence 3D-IC技术,使得3D-IC设计成为电子公司的可靠选择。   3D-
  • 关键字: TSMC  CoWoS  

TSMC率先推出CoWoSTM测试芯片产品设计定案

  • TSMC日前宣布,领先业界推出整合JEDEC 固态技术协会(JEDEC Solid State Technology Association)Wide I/O行动动态随机存取内存接口(Wide I/O Mobile DRAM Interface)的CoWoSTM测试芯片产品设计定案,此项里程碑印证产业迈向系统整合的发展趋势,达到更高带宽与更高效能的优势并且实现卓越的节能效益。
  • 关键字: TSMC  芯片  CoWoS  

台积电推20nm及CoWoS参考流程

  •  台积电研发副总侯永清表示,以上参考流程能够完整的,将台积电先进的20奈米与CoWoS技术提供给晶片设计业者,以协助其尽早开始设计开发产品。而对于台积电及其开放创新平台设计生态环境伙伴而言,首要目标即在于能够及早、并完整地提供先进的矽晶片与生产技术给客户
  • 关键字: 台积电  20nm  CoWoS  

台积电推出20纳米及CoWoSTM参考流程

  • 台积电公司日前宣布,领先业界成功推出支持20纳米工艺与CoWoSTM(Chip on Wafer on Substrate)技术的设计参考流程,展现了该公司在开放创新平台(Open Innovation Platform®, OIP)架构中支持20纳米与CoWoSTM技术的设计环境已准备就绪。
  • 关键字: 台积电  20纳米  CoWoS  
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