台积电率先推出40纳米制程
台积公司40纳米制程重点:
芯片闸密度(Raw gate density)是65纳米制程的2.35倍,
运作功率(Active power)较45纳米制程减少幅度可达15%,
创下业界SRAM单位元尺寸及宏尺寸的最小纪录,
提供泛用型制程及低耗电制程以满足多种不同产品应用,
已经有数十个客户进行产品设计,
客户已经频繁使用晶圆共乘服务进行产品验证。
继2007年为客户成功投产45纳米产品后,台积公司又迅速地缔造新的里程碑,率先推出具备更佳竞争优势的40纳米低耗电量及泛用型制程。原本45纳米制程的芯片闸密度是65纳米制程的2倍,经由制造上的创新,40纳米低耗电量及泛用型制程的芯片闸密度更进一步提高,达到65纳米制程的2.35倍。此外,40纳米制程低耗电量制程的芯片运作功率较45纳米制程减少幅度可达15%。
台积公司先进技术行销处资深处长尉济时表示:「芯片设计人员无需更改芯片设计或采用新的设计准则,只要采用台积公司45纳米制程设计流程,便可以直接获得40纳米制程所提供的竞争优势。台积公司的努力是务必使在芯片制造端这一转换过程清楚透明,让芯片设计人员没有后顾之忧,可以专心致力于提升产品的效能。」
40纳米低耗电量制程适用于对晶体管漏电高度敏感的产品应用,例如通讯及行动产品;40纳米泛用型制程则适用于高效能的产品应用,例如中央处理器、绘图处理器、游戏机、网络、可程序化逻辑门阵列(FPGA)以及其它高效能消费型产品应用。40纳米制程是由45纳米制程直接微缩 (Linear shrink),而其SRAM效能则完全相同,单位元面积仅有0.242平方微米,创下目前业界的最小纪录。
除了尺寸及效能的双重优势外,不论是40纳米泛用型制程或是低耗电量制程,都可以搭配混合信号、射频以及嵌入式DRAM制程,以满足多种不同的产品应用。台积公司40纳米制程结合了193纳米浸润式曝影技术以及超低介电系数(Extreme low-k dielectric, ELK)组件连接材料的优势,其逻辑制程可搭配低耗电量三闸级氧化层(Triple gate oxide, LPG)来支持高效能无线及行动产品应用。此外,40纳米泛用型及低耗电量制程皆提供多种不同运作电压以及1.8伏特及2.5伏特的输入/输出电压以满足不同产品的需求。
台积公司今年的40纳米制程晶圆共乘服务预计于四月、六月、八月、十月及十二月推出。目前,第一波客户采用45纳米/40纳米晶圆共乘服务已超过200个共乘座(Shuttle Block)。台积公司将先于晶圆十二厂提供40纳米泛用型及低耗电量制程制造服务,未来会视客户需求再扩展至晶圆十四厂。
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