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rtl-to-gdsii
Using GDSII layout data in Son...
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Using
GDSII
layout
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analysis
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zhuanjifen
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Using GDSII layout data in Son...
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zhuanjifen
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Writing TestbenchesFunctional Verification of HDL Models
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rtl
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wangderfvl
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Synopsys-RTL_coding
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coding
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Jason_Zhang
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新型高精度时钟芯片RTL-4553
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RTL-4553
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xilinxue
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ASIC设计验证
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SYNPLICITY
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Verilog逻辑仿真(3)
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Verilog
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用多片FPGA进行ASIC设计验证的分区和综合技术
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SYNPLICITY
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foolish_girl
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从ESL到GDSII的流畅SoC设计
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ESL
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SPIRIT
配置系统级
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foolish_girl
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pcit32_verilog_lattice代码
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Lattice
32-Bit
PCI
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基于FPGA的全数字Costas环的设计与实现
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Costas环
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FPGA
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sylar
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跨时钟域设计经典
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Multi-Asynchronous Clock Desings
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FIFO
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夏宇闻著作《从算法设计到硬线逻辑的实现》虚拟器件和虚拟接口模型
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FPGACPLD数字电路设计经验分享
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CPLD
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时序设计
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CPLD
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Lattice Designing a 33MHz, 32-Bit PCI Target
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Lattice
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RTL
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FFT_report
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FFT
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RTL
HDL
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DFT
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an360 设计仿真模型for the POS-PHY Level 4 MegaCore
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Altera
Updating Simulation Models
POS-PHY
PLL
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RTL
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FPGA应用文档:将YCrCb转为RGB
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Xilinx
YcrCb
RGB
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RTL
Color-Space Converter
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CIC Xilinx FPGA trainning HDL code guide
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FPGA
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Verilog HDL
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CIC Xilinx FPGA training - simulation flow with ModelSim
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Xilinx FPGA
Simulation Flow
ModelSim
RTL
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IC 设计行业的朋友们推荐优秀的书籍和相关资料
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Functional Verification
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扩频载波通信电路KT8341的设计
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