- 全球电子设计创新领先企业Cadence设计系统公司 (NASDAQ: CDNS)，日前宣布与灿芯半导体共同合作，将Cadence DDR Soft DLL PHY IP应用于中芯国际集成电路制造有限公司(SMIC)生产工艺的设计体系。
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Cadence 灿芯 存储器
- CADENCE PCB设计解决方案能为解决与实现高难度的与制造密切相关的设计提供完整的设计环境，该设计解决方案集成了从设计构想至最终产品所需要的一切设计流程，包含设计输入元件库工具、PCB编辑器和一个自动/交互连布线
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CADENCE PCB 设计技术 方案
- 全球电子设计创新领先企业Cadence设计系统公司(纳斯达克： CDNS) 日前宣布，三星电子与Cadence合作推出20纳米设计方法，包含双重图形光刻(double patterning)技术，面向共同用户的开发和内部测试芯片。Cadence与三星的合作为移动消费电子产品带来了新的工艺进展，使得20纳米及未来工艺节点设计成为可能。
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Cadence 三星 20纳米
- 全球电子设计创新领先企业Cadence设计系统公司(纳斯达克: CDNS)，日前宣布台积电已授予Cadence®Physical Verification System(PVS)28纳米设计签收认可，并完成台积电20纳米工艺第一阶段认证。
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Cadence 28nm
- 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)，日前宣布针对20纳米设计、实现和验证/签收， Cadence的Encounter数字与Virtuoso定制/模拟设计平台获得了TSMC Phase I认证。
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Cadence 20纳米
- 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS) ，日前宣布其与TSMC在3D-IC设计基础架构开发方面的合作。
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Cadence TSMC 3D-IC
- 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)，日前宣布其已助力STMicroelectronics的一款20纳米测试芯片成功流片，采用定制模拟与数字方法学，实现20纳米高级工艺节点的混合信号SoC设计。两家公司的工程师紧密合作开发技术，使用含有Cadence Encounter和Virtuoso平台的方法进行设计、实现与签核，以及开发基础IP和一个面向20纳米工艺的基于SKILL的工艺设计包(PDK)。
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Cadence 20纳米
- 全球电子设计创新领先企业Cadence设计系统公司 (NASDAQ: CDNS)，日前宣布Nufront(新岸线)的NS115芯片组采用了Cadence可配置的DDR3/3L/LPDDR2存储控制器与硬化PHY IP核，应用于其双核ARM Cortex –A9移动应用处理器。TSMC 40LP工艺， 32位DDR3/LPDDR2接口的数据传输速率最高可达800Mbps，并能提供对超薄笔记本、平板电脑和智能手机等产品至关重要的基于数据流量的自动功耗管理。 Cadence 的DDR3/3L/LPDDR2 IP
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Cadence DDR2 IP核
- 复杂的物理和电气规则，高密度的元器件布局，以及更高的高速技术要求，这一切都增加了当今PCB设计的复杂性，不管是在设计过程的哪一个阶段，设计师都需要能够轻松地定义，管理和确认简单的物理/间距规则，以及至关重
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Cadence PCB 方案
- [安装]：我使用的是已经解压缩到硬盘上的安装文件，分别在CDROM1和CDROM2目录下。1：首先查看系统上是否安装了ncompress工具，在shell里面输入rpm -q -l ncompress 如果还没装的话到网上找一个ncompress-4.2.
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cadence linux 5033 5.0
- Cadence设计系统公司长期以来一直强调为当地客户和合作伙伴服务的承诺，公司今日宣布其扩大后的上海办事处正式启用，该办事处包括300多名销售、研发及技术支持员工。格科微、芯原微电子等到场祝贺。
Cadence总裁兼CEO陈立武说，“我们进入中国已经有20多年，从中获得的经验是Cadence公司独一无二的优势，通过与客户和合作伙伴的密切合作，Cadence将为上海的半导体和系统公司加速发展提供支持。”陈立武透露，通过近1-2年的调整，公司已重新步入收获期，2011年销售收
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Cadence 设计工具
- 大型多领域模拟混合信号(AMS)系统在电子行业中越来越常见，此类设计必须同时满足进度和准确度要求，从而给设计工程师带来了极大的挑战。本文介绍了一种结合自上而下和自下而上的方法来实现 “中间相遇”，
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Virtuoso Cadence 定制
- 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)，日前宣布推出最新版Cadence® Encounter® RTL-to-GDSII流程，面向高性能千兆级设计，包括在20纳米最新技术节点上的新设计。这种最新的RTL-to-GDSII设计、实现与签收流程是与领先的IP与晶圆厂合作伙伴及客户合作开发的，能更有效地进行SoC开发，满足并超越当今市场所需的功耗、性能与面积需求。
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Cadence RTL-to-GDSII
- Cadence PCB设计仿真技术提供了一个全功能的模拟仿真器，并支持数字元件帮助解决几乎所有的设计挑战，从高频系统到低功耗IC设计，这个强大的仿真引擎可以容易地同各个Cadence PCB原理图输入工具结合，加速了上市时间
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Cadence PCB 仿真技术
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