你有没有想过芯片组是什么？可以把它看作是一小块专用的硅片（“芯片”），设计用来与其他芯片集成在同一封装内，因此成品器件表现得像一块大型芯片。设计师没有打造庞大的单体SoC，而是将计算、I/O、内存接口及其他功能拆分为混合搭配的构建模块，然后用高速的点对位链路连接起来。它的吸引力在于更高的良率、更多的重复使用，以及可以将每个功能放在最适合它的工艺节点上。Cadence 的核心布局Cadence正试图通过将知识产权合作伙伴和包装技术纳入“规格到组件”流程，使芯片组不再是定制的科学项目。它的理念是，从芯片组规范
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Cadence 芯片组 预验证
楷登电子（美国 Cadence 公司）近日宣布，推出业界首款专为企业与数据中心应用设计的高可靠性 LPDDR5X 9600Mbps 内存 IP 系统解决方案。该创新方案融合了 Cadence 经过量产验证的 LPDDR5X IP 与微软的先进冗余独立双倍数据速率阵列（RAIDDR）纠错码（ECC）编码方案，实现了兼具高性能、低功耗与稳健可靠性的强强组合。微软已成为首个部署该新款系统解决方案的客户。在 AI 基础设施构建浪潮中，LPDDR5X 凭借其在处理 AI、HPC 及其他内存密集型工作负载方面的卓越能
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Cadence LPDDR5X Microsoft RAIDDR ECC
Cadence已开发出第三代通用芯片互连快递（UCIe）IP解决方案，支持台积电N3P流程中每通道最高64 Gbps的数据速率。这一发展反映了基于芯片组架构的持续势头，设计师们推动更高带宽和更紧密的集成，尤其是在先进节点上。此次更新具有相关性，因为UCIe IP正日益影响工程师如何处理多芯片集成，尤其是在AI加速器、高性能计算和数据中心平台中，带宽密度和能效正成为系统层面的限制。UCIe IP 目标是高级节点的更高带宽据Cadence称，流片的UCIe IP符合UCIe规范，旨在支持尖端工艺技术下的可扩展
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Cadence 台积电 通用芯片互连快递 高带宽 高性能计算
Caliber Interconnects Pvt. Ltd. 宣布，已在复杂的芯片组和自动化测试设备（ATE）硬件项目中实现了加速周转时间和首次正确结果。公司完善了其专有的设计与验证流程，整合了强大的Cadence解决方案，从设计初期阶段起就优化性能、功耗和可靠性。Caliber先进的方法论显著提升了设计高复杂度集成电路封装和密集PCB布局的效率和精度。通过利用Cadence Allegro X设计平台进行PCB和高级封装设计，该平台具备亚原始管理和自动路由功能，Caliber团队能够在不同电路块间并行
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Cadence 工具 芯粒 ATE 硬件设计 EDA/PCB
株式会社村田制作所（以下简称“村田”）已在 Cadence Design Systems, Inc.（总部：美国加利福尼亚州，以下简称“Cadence”）提供的 EDA 工具(1) “OrCAD X Capture”以及“AWR Design Environment”中标准搭载了部分产品数据。由此，在 EDA 工具中即可选择村田产品并开展仿真，可用于应对用户多样化的设计需求与规格的选项较以往进一步增多，从而有助于推动电路设计的高阶化。注释(1) EDA 工具：电子设计自动化
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Cadence 电子设计仿真工具标准 村田制作所 村田
楷登电子（美国 Cadence 公司）近日宣布，Cadence® Reality™ Digital Twin Platform利用搭载 DGX GB200 系统的 NVIDIA DGX SuperPOD 数字孪生系统实现了库的重大扩展。借助 NVIDIA 高性能加速计算平台的新模型，数据中心设计人员与操作人员将能够在 AI 工厂的构建中轻松部署世界领先的 AI 加速器。作为一款创新解决方案，Cadence Reality Digital Twin Platform 能够在物理实施之前，根据特定服务等级协议
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Cadence NVIDIA 数字孪生 AI数据中心
楷登电子（美国 Cadence 公司）近日宣布，通过与NVIDIA的紧密合作，公司在硅前设计功耗分析方面取得重大飞跃。借助 Cadence® Palladium® Z3 Enterprise Emulation Platform 的先进功能，利用 Cadence 全新 Dynamic Power Analysis（DPA）应用程序，Cadence 与 NVIDIA 实现了业界曾认为难以企及的目标：在短短数小时内完成对十亿门级 AI 设计的硬件加速动态功耗分析，覆盖数十亿个周期，分析精度高达 97%。得益于
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Cadence NVIDIA 功耗分析 十亿门级
Cadence Design Systems 开发了一种动态功率分析（DPA）应用程序，该应用程序可以扩展到具有超过 400 亿个门的芯片设计，例如 Nvidia 最新的 Rubin GPU。DPA 在 Palladium Z3 模拟器上运行，以在几小时内以 97%的精度评估设计在数十亿个周期内的动态功耗。功率分析是 AI 芯片（如 Nvidia 的 Blackwell 和 Rubin GPU）的主要挑战之一。不同的 AI 工作负载在不同时间对芯片设计的不同部分造成压力，因此在进行芯片提交到硅之
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Cadence 英伟达 GPU
7月28日，美国司法部（DOJ）与加州北区检察官办公室联合宣布，总部位于美国加州圣何塞的EDA巨头公司Cadence Design Systems, Inc.就违反出口管制法律达成认罪协议，以解决其违反《出口管制条例》（EAR）的刑事指控。根据协议，Cadence需向司法部支付近1.18亿美元刑事罚款，同时与商务部工业与安全局（BIS）达成超9500万美元民事和解，经协调抵扣后总支付额超1.4亿美元，刷新了近年来美国对EDA企业出口违规的处罚纪录。Cadence必须在命令下达后的30天内，向BIS支付其中
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EDA Cadence
楷登电子（美国 Cadence 公司）近日宣布业内首个 LPDDR6/5X 内存 IP 系统解决方案完成流片。该解决方案已经过优化，运行速率高达 14.4Gbps，比上一代 LPDDR DRAM 快 50%。全新的 Cadence® LPDDR6/5X 内存 IP 系统解决方案是扩展 AI 基础架构的关键驱动因素。经过扩展之后，AI 基础架构可以适应新一代 AI LLM、代理 AI 及其他垂直领域计算密集型工作负载对于内存带宽和容量的需求。在这方面，Cadence 目前正在与领先的 AI、高性能计算（HP
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Cadence LPDDR6 内存IP
7月14日，国家市场监督管理总局发布公告，宣布附加限制性条件批准新思科技公司（Synopsys）收购安似科技公司（Ansys）股权案。公告称，鉴于此项经营者集中在全球和中国境内光学软件、光子软件市场、部分EDA软件市场和设计IP市场具有或者可能具有排除、限制竞争效果，根据申报方提交的附加限制性条件承诺方案，市场监管总局决定附加限制性条件批准此项集中，要求集中双方和集中后实体履行如下义务：· 剥离光学解决方案相关业务，即新思科技整个光学和光子器件仿真业务。· 剥离功耗分析软件有关业务，即安似科技功耗分析软件
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EDA 新思科技 Ansys Cadence 西门子
新一代消费电子及汽车音频系统的复杂性与日俱增，基于生成式 AI 的音频处理、沉浸式音效以及软件定义汽车中的高级信息娱乐系统等市场驱动因素，对音频 DSP 性能提出了更高的要求。然而，单个 DSP 已无法满足日益增长的计算需求，而多个 DSP 又会大幅增加编程难度。如今，原始设备制造商(OEM)和系统级芯片(SoC)供应商必须在日益紧迫的产品上市压力下，独立完成所有多核硬件设计和软件开发工作。与此同时，程序员们正艰难应对基于软件的共享存储域的复杂同步问题，绞尽脑汁设法将任务合理分配到多核集群中。这可能导致设
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Cadence 多核处理器
7 月 8 日，Cadence通过其微信公众号正式宣布，这家美国公司最近决定扩大与三星晶圆厂的合作。双方已签署一项新的多年 IP 协议，以扩展Cadence®存储器和接口 IP 解决方案在三星晶圆厂先进 SF4X、SF5A 和 SF2P 工艺节点的部署。这些解决方案将支持人工智能数据中心、汽车系统和下一代射频连接的高性能、低功耗应用。通过结合Cadence的 AI 驱动设计和硅解决方案与三星的先进制造技术，这项合作旨在加速基于三星领先节点的尖端系统级芯片（SoC）、芯片和 3D-IC 产品的上市时间（TT
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Cadence 三星 晶圆代工
据报道，Cadence近日宣布收购澳大利亚半导体技术公司（ASTC）旗下的VLAB Works。这一收购将进一步完善Cadence在系统验证全流程的技术布局，特别是在汽车软件与混合硅前验证领域形成显著竞争力。VLAB Works的加入巩固了Cadence与ASTC多年的合作伙伴关系。双方的合作将VLAB与Cadence的Helium Virtual and Hybrid Studio以及Xcelium、Palladium和Protium平台集成，显著增强Cadence在虚拟和混合硅前软件验证方面的能力。V
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Cadence VLAB Works 汽车软件验证
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Cadence Design Systems Inc.是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。其解决方案旨在提升和监控半导 [
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