中国上海，2026 年 9 月 8 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，其基于 TSMC N3 工艺实现的面向 PCI Express® (PCIe®) 6.0 规范的 PHY 与控制器 IP 在 7 月底举行的 PCI-SIG® 合规性研讨会上一次性通过测试。该研讨会是行业首个针对 PCIe 6.0 规范的官方合规性测试活动，Cadence 的 x8 子系统解决方案在 PCIe 6.0 规范全速率 64 GT/s 下完成了测试。这套完整的 Cadence 子系统
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Cadence
PCIe 6.0
PCI Express
合规性测试
Cadence 9 月 1 日宣布，其在 TSMC N3 工艺实现的 PCIe 6.0 PHY 与控制器完整 x8 子系统，在 7 月底举行的 PCI-SIG 合规测试研讨会上以完整 64 GT/s 速率通过全部官方合规测试，进入 PCI-SIG Integrators List。这次研讨会是 PCI-SIG 首次为 PCIe 6.0 规范组织的官方合规测试专场。按规范全速率完成测试，意味着这套方案跨过了量产前最硬的一道验证门槛。Cadence 的 x8 子系统由 PHY 与控制器组成，均在 N3 上做了
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TSMCN3
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合规测试
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adence近期发布2026年第二季度财报，并上调全年营收和利润预期。公开报道显示，推动Cadence预期上调的重要原因之一，是AI驱动的芯片和电子系统设计软件需求保持强劲。Cadence是全球主要EDA厂商之一，其工具覆盖芯片设计、验证、封装、PCB、系统仿真和多物理场分析等环节。随着AI芯片、数据中心系统、汽车电子和先进封装项目复杂度提升，电子设计流程对EDA软件的依赖正在增强。这条信息的产业意义，不只是Cadence自身业绩变化，更体现出AI硬件竞争正在向设计工具链延伸。过去，EDA主要服务于芯片设
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Cadence
EDA
AI
芯片
系统设计
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先进封装
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2026年DAC（设计自动化大会）上最重要的AI故事，或许不是又一款加速器、又一个大模型，或是又一轮数据中心建设，而是AI 智能体正真正深入到芯片设计的工程工作流内部。在今年长滩举办的设计自动化大会上，EDA三大巨头传递的信息不容忽视：AI正从辅助工程师转向编排设计流程的各个部分。NVIDIA将其DAC参展主题定位为AI超算与EDA的深度融合。Cadence、西门子和Synopsys都将智能体AI（Agentic AI）纳入了芯片设计、验证、先进封装、PCB设计和系统级工程的语境中。这一转变意义重大，因为
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EDA
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DAC2026
Cadence
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西门子
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芯片设计
AgenticAI
EDA领导厂商楷登电子（Cadence Design Systems）近日在Allegro AI Studio 平台正式推出AuraStack AI Super Agent（超级智能体），这是首款面向印制电路板（PCB）与先进芯片封装设计的 Agentic AI 原生平台。在此之前，Cadence已先后推出 ChipStack、InnoStack、ViraStack 三款AI超级智能体，分别覆盖数字前端 RTL 验证、数字物理实现、模拟芯片设计，AuraStack的落地补齐了系统硬件设计的最后一块拼图，标
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EDA
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拉皮达斯（Rapidus）与楷登电子（Cadence）达成合作，将楷登 InnoStackAI 超级智能体接入拉皮达斯智能体设计解决方案（Raads），联合推进芯片智能体 AI 技术落地。本次合作融合两大核心技术：拉皮达斯面向先进制程打造的原生 AI 芯片设计与制造全生态，以及楷登电子用于芯片设计调度统筹的智能体 AI 技术。依托此次联合方案，拉皮达斯目标将传统设计流程的设计周转时间（TAT） 缩短一倍。拉皮达斯同步扩充 Raads 产品矩阵，全新推出 Raads Navigator、Raads Indi
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Rapidus
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智能体
AI设计平台
Cadence 推出 AuraStack AI Super Agent，将自然语言交互、设计目标输入和多物理场工程软件调用结合起来，面向 PCB 与先进封装设计规划、仿真和优化。AI 正逐步从芯片设计辅助延伸至板级、先进封装和系统设计流程。Cadence 近日推出 AuraStack AI Super Agent，定位为面向 PCB 和先进封装设计的 agentic AI 平台。根据 Cadence 官方信息，AuraStack 运行在 Allegro AI Studio 上，可用于设计规划、仿真和优化，
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Cadence
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AIAgent
PCB设计
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AI
楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布推出业界首款具备全自主能力的AI虚拟工程师，将 ChipStack™ AI Super Agent 提升至 Level-5 自主水平。全新的智能体能力基于 Cadence 的 AI 驱动电子设计自动化（EDA）产品组合，结合 NVIDIA Nemotron 模型构建，并由 NVIDIA OpenShell 运行环境提供安全保障，赋能客户在自动化工作流程中运行动态仿真。在 NVIDIA，数千名工程师正每年使用数十亿计算小时数来运行数百万次
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Cadence
NVIDIA
近日，楷登电子 Cadence 宣布，地平线征程® 6（J6）已成功将 Tensilica Vision DSP 集成至其系统级芯片中，并实现了规模化量产。Cadence Tensilica 将为搭载地平线 J6 系列的多款主机厂车型提供技术支持。此里程碑标志着 Cadence 与地平线进一步深化合作，双方共同推动面向大众市场的智能辅助驾驶解决方案成功落地。地平线征程系列是地平线智能驾驶系统的核心，采用 Tensilica Vision
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地平线
征程 6
Cadence
Tensilica Vision DSP
楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，推出用于前端芯片设计与验证的代理式 AI 解决方案——ChipStack™ AI Super Agent，标志着在重新定义半导体设计方式上迈出了变革性的一步。Cadence® ChipStack AI Super Agent 是全球首个用于自动化芯片设计与验证的代理式工作流，可将代码设计、仿真平台搭建、测试计划创建、回归测试编排、问题调试与自动修复的效率提升 10 倍。 Cadence 总裁兼首席执行官 Anirudh De
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Cadence
ChipStack
AI Super Agent
芯片设计
验证
语音人工智能和沉浸式音频在家庭娱乐、汽车信息娱乐和智能手机中的重要性促使Cadence宣布推出第六代优化DSP IP——Tensilicia HiFi iQ DSP，专为设备内语音AI和音频设计。HiFi DSP家族的最新成员基于专门设计的架构，拥有公司HiFi 5s DSP的两倍计算能力和更高AI性能。它节能——Cadence声称大多数工作负载能节省超过25%，同时还声称能提升音频编解码器性能40%。Cadence表示，增强的自动矢量化技术使编程更为简便，并缩短了上市时间。还集成支持FP8、BF16及其
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AI
数字信号服务
你有没有想过芯片组是什么？可以把它看作是一小块专用的硅片（“芯片”），设计用来与其他芯片集成在同一封装内，因此成品器件表现得像一块大型芯片。设计师没有打造庞大的单体SoC，而是将计算、I/O、内存接口及其他功能拆分为混合搭配的构建模块，然后用高速的点对位链路连接起来。它的吸引力在于更高的良率、更多的重复使用，以及可以将每个功能放在最适合它的工艺节点上。Cadence 的核心布局Cadence正试图通过将知识产权合作伙伴和包装技术纳入“规格到组件”流程，使芯片组不再是定制的科学项目。它的理念是，从芯片组规范
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Cadence
芯片组
预验证
楷登电子（美国 Cadence 公司）近日宣布，推出业界首款专为企业与数据中心应用设计的高可靠性 LPDDR5X 9600Mbps 内存 IP 系统解决方案。该创新方案融合了 Cadence 经过量产验证的 LPDDR5X IP 与微软的先进冗余独立双倍数据速率阵列（RAIDDR）纠错码（ECC）编码方案，实现了兼具高性能、低功耗与稳健可靠性的强强组合。微软已成为首个部署该新款系统解决方案的客户。在 AI 基础设施构建浪潮中，LPDDR5X 凭借其在处理 AI、HPC 及其他内存密集型工作负载方面的卓越能
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LPDDR5X
Microsoft RAIDDR ECC
Cadence已开发出第三代通用芯片互连快递（UCIe）IP解决方案，支持台积电N3P流程中每通道最高64 Gbps的数据速率。这一发展反映了基于芯片组架构的持续势头，设计师们推动更高带宽和更紧密的集成，尤其是在先进节点上。此次更新具有相关性，因为UCIe IP正日益影响工程师如何处理多芯片集成，尤其是在AI加速器、高性能计算和数据中心平台中，带宽密度和能效正成为系统层面的限制。UCIe IP 目标是高级节点的更高带宽据Cadence称，流片的UCIe IP符合UCIe规范，旨在支持尖端工艺技术下的可扩展
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Cadence
台积电
通用芯片互连快递
高带宽
高性能计算
Caliber Interconnects Pvt. Ltd. 宣布，已在复杂的芯片组和自动化测试设备（ATE）硬件项目中实现了加速周转时间和首次正确结果。公司完善了其专有的设计与验证流程，整合了强大的Cadence解决方案，从设计初期阶段起就优化性能、功耗和可靠性。Caliber先进的方法论显著提升了设计高复杂度集成电路封装和密集PCB布局的效率和精度。通过利用Cadence Allegro X设计平台进行PCB和高级封装设计，该平台具备亚原始管理和自动路由功能，Caliber团队能够在不同电路块间并行
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Cadence 工具
芯粒
ATE 硬件设计
EDA/PCB
株式会社村田制作所（以下简称“村田”）已在 Cadence Design Systems, Inc.（总部：美国加利福尼亚州，以下简称“Cadence”）提供的 EDA 工具(1) “OrCAD X Capture”以及“AWR Design Environment”中标准搭载了部分产品数据。由此，在 EDA 工具中即可选择村田产品并开展仿真，可用于应对用户多样化的设计需求与规格的选项较以往进一步增多，从而有助于推动电路设计的高阶化。注释(1) EDA 工具：电子设计自动化
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Cadence
电子设计仿真工具标准
村田制作所
村田
楷登电子（美国 Cadence 公司）近日宣布，Cadence® Reality™ Digital Twin Platform利用搭载 DGX GB200 系统的 NVIDIA DGX SuperPOD 数字孪生系统实现了库的重大扩展。借助 NVIDIA 高性能加速计算平台的新模型，数据中心设计人员与操作人员将能够在 AI 工厂的构建中轻松部署世界领先的 AI 加速器。作为一款创新解决方案，Cadence Reality Digital Twin Platform 能够在物理实施之前，根据特定服务等级协议
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Cadence
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数字孪生
AI数据中心
楷登电子（美国 Cadence 公司）近日宣布，通过与NVIDIA的紧密合作，公司在硅前设计功耗分析方面取得重大飞跃。借助 Cadence® Palladium® Z3 Enterprise Emulation Platform 的先进功能，利用 Cadence 全新 Dynamic Power Analysis（DPA）应用程序，Cadence 与 NVIDIA 实现了业界曾认为难以企及的目标：在短短数小时内完成对十亿门级 AI 设计的硬件加速动态功耗分析，覆盖数十亿个周期，分析精度高达 97%。得益于
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Cadence
NVIDIA
功耗分析
十亿门级
Cadence Design Systems 开发了一种动态功率分析（DPA）应用程序，该应用程序可以扩展到具有超过 400 亿个门的芯片设计，例如 Nvidia 最新的 Rubin GPU。DPA 在 Palladium Z3 模拟器上运行，以在几小时内以 97%的精度评估设计在数十亿个周期内的动态功耗。功率分析是 AI 芯片（如 Nvidia 的 Blackwell 和 Rubin GPU）的主要挑战之一。不同的 AI 工作负载在不同时间对芯片设计的不同部分造成压力，因此在进行芯片提交到硅之
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英伟达
GPU
7月28日，美国司法部（DOJ）与加州北区检察官办公室联合宣布，总部位于美国加州圣何塞的EDA巨头公司Cadence Design Systems, Inc.就违反出口管制法律达成认罪协议，以解决其违反《出口管制条例》（EAR）的刑事指控。根据协议，Cadence需向司法部支付近1.18亿美元刑事罚款，同时与商务部工业与安全局（BIS）达成超9500万美元民事和解，经协调抵扣后总支付额超1.4亿美元，刷新了近年来美国对EDA企业出口违规的处罚纪录。Cadence必须在命令下达后的30天内，向BIS支付其中
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Cadence
楷登电子（美国 Cadence 公司）近日宣布业内首个 LPDDR6/5X 内存 IP 系统解决方案完成流片。该解决方案已经过优化，运行速率高达 14.4Gbps，比上一代 LPDDR DRAM 快 50%。全新的 Cadence® LPDDR6/5X 内存 IP 系统解决方案是扩展 AI 基础架构的关键驱动因素。经过扩展之后，AI 基础架构可以适应新一代 AI LLM、代理 AI 及其他垂直领域计算密集型工作负载对于内存带宽和容量的需求。在这方面，Cadence 目前正在与领先的 AI、高性能计算（HP
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LPDDR6
内存IP
7月14日，国家市场监督管理总局发布公告，宣布附加限制性条件批准新思科技公司（Synopsys）收购安似科技公司（Ansys）股权案。公告称，鉴于此项经营者集中在全球和中国境内光学软件、光子软件市场、部分EDA软件市场和设计IP市场具有或者可能具有排除、限制竞争效果，根据申报方提交的附加限制性条件承诺方案，市场监管总局决定附加限制性条件批准此项集中，要求集中双方和集中后实体履行如下义务：· 剥离光学解决方案相关业务，即新思科技整个光学和光子器件仿真业务。· 剥离功耗分析软件有关业务，即安似科技功耗分析软件
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新思科技
Ansys
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西门子
新一代消费电子及汽车音频系统的复杂性与日俱增，基于生成式 AI 的音频处理、沉浸式音效以及软件定义汽车中的高级信息娱乐系统等市场驱动因素，对音频 DSP 性能提出了更高的要求。然而，单个 DSP 已无法满足日益增长的计算需求，而多个 DSP 又会大幅增加编程难度。如今，原始设备制造商(OEM)和系统级芯片(SoC)供应商必须在日益紧迫的产品上市压力下，独立完成所有多核硬件设计和软件开发工作。与此同时，程序员们正艰难应对基于软件的共享存储域的复杂同步问题，绞尽脑汁设法将任务合理分配到多核集群中。这可能导致设
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多核处理器
7 月 8 日，Cadence通过其微信公众号正式宣布，这家美国公司最近决定扩大与三星晶圆厂的合作。双方已签署一项新的多年 IP 协议，以扩展Cadence®存储器和接口 IP 解决方案在三星晶圆厂先进 SF4X、SF5A 和 SF2P 工艺节点的部署。这些解决方案将支持人工智能数据中心、汽车系统和下一代射频连接的高性能、低功耗应用。通过结合Cadence的 AI 驱动设计和硅解决方案与三星的先进制造技术，这项合作旨在加速基于三星领先节点的尖端系统级芯片（SoC）、芯片和 3D-IC 产品的上市时间（TT
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三星
晶圆代工
据报道，Cadence近日宣布收购澳大利亚半导体技术公司（ASTC）旗下的VLAB Works。这一收购将进一步完善Cadence在系统验证全流程的技术布局，特别是在汽车软件与混合硅前验证领域形成显著竞争力。VLAB Works的加入巩固了Cadence与ASTC多年的合作伙伴关系。双方的合作将VLAB与Cadence的Helium Virtual and Hybrid Studio以及Xcelium、Palladium和Protium平台集成，显著增强Cadence在虚拟和混合硅前软件验证方面的能力。V
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汽车软件验证
Silicon photonics 正在重塑数据中心的未来。但工程师需要更先进的仿真工具来将这些轻型吊索组件与电子设备集成。当今的计算和通信应用程序需要前所未有的处理能力和高带宽内存访问。以光速传输的数据正在成为解决方案。在数据中心，GPU 通常在 AI 训练和推理期间每秒相互传输数 TB 的数据，远远超过了传统铜缆互连的限制，后者的最高速度为每秒数百兆比特。光互连已成为满足这些需求的解决方案，它使用光束以高达 100 Gb/s 的速度传输数据。但是，设计和验证此类复杂系统需要高级仿真工具来对其性能进行建
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混合信号仿真
硅光子学
Cadence
楷登电子（美国 Cadence 公司）近日宣布率先推出基于台积公司 N3 工艺的 DDR5 12.8Gbps MRDIMM Gen2 内存 IP 解决方案。该新解决方案可满足业内对于更大内存带宽的需求，能适应企业和数据中心应用中前沿的 AI 处理需求，包括云端 AI。Cadence® DDR5 MRDIMM IP 基于 Cadence 经过验证且非常成功的 DDR5 和 GDDR6 产品线，拥有全新的可扩展、可调整的高性能架构。此 IP 解决方案已与人工智能、高性能计算和数据中心领域的多家领先客户建立合作
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MRDIMM
Gen2
内存IP
云端AI
cadence介绍
EDA仿真软件Cadence
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Cadence Design Systems Inc.是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。其解决方案旨在提升和监控半导 [
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