楷登电子(美国Cadence公司)今日宣布，其全流程数字签核工具和Cadence® 验证套装的优化工作已经发布，支持最新Arm® Cortex®-A75和Cortex-A55 CP，基于Arm DynamIQ™技术的设计，及Arm Mali™-G72 GPU，可广泛用于最新一代的高端移动应用、机器学习及消费电子类芯片。为加速针对Arm最新处理器的设计，Cadence为Cortex-A75和Cortex-A55 CPU量身开发全新7n
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Cadence Arm
楷登电子(美国Cadence公司)宣布即将于8月22日(星期二)在上海浦东嘉里大酒店举办一年一度的中国用户大会——CDNLive China 2017。以“联结，分享，启发!”为主题的CDNLive大会将集聚超过1000位IC行业从业者，包括IC设计工程师、系统开发者与业界专家，将分享重要半导体设计领域的解决方案和成功经验，让参与者获得知识、灵感与动力，并为实现高阶半导体芯片、SoC设计和系统挑战提供解决方案。详细的会议信息及报名请浏览www.cdnlive.com CDNLiv
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Cadence CDNLive
楷登电子(美国 Cadence 公司)今天宣布推出针对最新移动和家庭娱乐应用中系统级芯片(SoC)设计的Cadence® Tensilica® HiFi 3z DSP IP内核 。其应用包括智能手机、增强现实(AR)/ 3D眼镜、数字电视和机顶盒(STB)等。比较在业界音频DSP内核发货量站主导地位的前一代产品HiFi 3 DSP ，新的HiFi 3z架构将可提供超过1.3
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Cadence DSP
做芯片设计的各位,在某个时刻,你也许会产生一个想法,“为什么不自己设计一个处理器呢?”或许是手头的处理器并不好用;或许是想用的处理器贵的离谱;或许是你希望做出差异化的产品;又或者仅仅因为它是个诱人的挑战,你想尝试一下...既然如此,我很高兴能和你讨论一下怎么完成这个任务。 交付物 我们先从结果说起,也就是这项任务的最终交付物。这里不妨参考ARM处理器核的deliverables。当然,如果只是一个自己用的专用处理器,不一定要有这么完整的交付物。 硬件:主要是处理器相关的RTL代码,验证环境,ED
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专用处理器 Cadence
楷登电子(美国Cadence公司)今日正式发布全新VirtualBridge™适配器。较传统RTL仿真，基于虚拟仿真技术的VirtualBridge™适配器可以加速硅前验证阶段的软件初启。同时，VirtualBridge适配器与传统在线(In-Circuit)仿真应用模式互为补充，通过Cadence® Palladium® Z1企业级仿真平台，可以让软件设计师提前3个月开始进行硅前软件验证工作。如需了解更多内容，请访问www.cadence.com/go/virtualbridge
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Cadence VirtualBridge
楷登电子(美国Cadence公司)今日发布全新Cadence® Virtuoso® System Design Platform(Virtuoso系统设计平台)，结合Cadence Virtuoso平台与Allegro® 及Sigrity™技术，打造一个正式的、优化的自动协同设计与验证流程。多项跨平台技术的高度集成帮助设计工程师实现芯片、封装和电路板的同步和协同设计。这一过程在此之前只能通过手动完成，全新Virtuoso系统设计平台可以实现流
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Cadence Virtuoso
楷登电子(美国Cadence公司)今日正式发布JasperGold® 形式验证平台扩展版，引入高级形式化验证技术的JasperGold Superlint和Clock Domain Crossing (CDC)应用，以满足JasperGold形式验证技术在RTL设计领域的签核要求。较现有验证解决方案，Superlint和CDC应用提高了IP设计质量，后期RTL变更最高减少80%， IP开发时间缩短4周。如需了解更多关于JasperGold技术
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Cadence RTL
楷登电子(美国 Cadence 公司) 今日宣布其数字、签核与定制/模拟工具成功在三星电子公司7LPP和8LPP工艺技术上实现。较前代高阶工艺节点FinFET技术，7LPP和8LPP工艺技术不仅进一步优化了功耗、性能和面积特性，扩展能力也更为出色。目前，客户已经可以应用下一代技术开始早期设计。 Cadence定制/模拟、数字和签核工具全面满足三星工艺需求，支持实现7LPP和8LPP工艺技术;三星客户可开发各类复杂的高阶节点设计，充分满足移动市场和其他垂直市场的应用需求。
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Cadence 7LPP
作者 王莹 近日，Cadence发布了首款面向汽车、监控、无人机和移动市场的神经网络DSP IP，引起了业界的关注。 Cadence公司Tensilica事业部资深市场群总监Steve Roddy专程来到北京，向媒体介绍其特点。 在神经网络的器件方面，英伟达主宰了通用GPU。此次Cadence Tensilica发布的神经网络DSP IP则是面向嵌入式芯片。 通常其他友商的方案是面向一个卷积神经网络(CNN)层，而最新的Cadence Tensilica Vision C5 DSP由于可配置，可以面
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Cadence 神经网络DSP IP Steve Roddy 201706
近日，Cadence发布了首款面向汽车、监控、无人机和移动市场的神经网络DSP IP，引起了业界的关注。 实际上，多家公司正在推出或研制神经网络IP、c/解决方案。Cadence的方案有何优势?Cadence公司Tensilica事业部资深市场群总监Steve Roddy为此专程来到北京，向媒体介绍其特点。 Vision C5概况 在神经网络的器件方面，英伟达主宰了通用GPU。此次Cadence Tensilica发布的神经网络DSP IP则是面
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Cadence 芯片
楷登电子(美国Cadence公司)今日正式公布业界首款独立完整的神经网络DSP —Cadence® Tensilica® Vision C5 DSP，面向对神经网络计算能力有极高要求的视觉设备、雷达/光学雷达和融合传感器等应用量身优化。针对车载、监控安防、无人机和移动/可穿戴设备应用，Vision C5 DSP 1TMAC/s的计算能力完全能够胜任所有神经网络的计算任务。如需了解更多内容，请参访www.cadence.co
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Cadence DSP
楷登电子(美国 Cadence 公司)今日宣布，凭借Cadence® ProtiumÔ S1 FPGA原型验证平台，晶晨半导体(Amlogic)成功缩短其多媒体系统级芯片(SoC)设计的上市时间。基于Protium S1平台，晶晨加速实现了软/硬件(HW/SW)集成流程，上市时间较传统软硬件集成工艺缩短 2 个月。如需了解Protium S1 FPGA原型设计平台的详细内容，请访问www.cadence
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Cadence Protium
楷登电子(美国Cadence公司)今日正式发布针对7nm工艺的全新Virtuoso® 先进工艺节点平台。通过与采用7nm FinFET工艺的早期客户展开紧密合作，Cadence成功完成了Virtuoso定制设计平台的功能拓展，新平台能帮助客户管理由于先进工艺所导致的更复杂的设计以及特殊的工艺效应。新版Virtuoso先进工艺平台同样支持所有主流FinFET先进节点，性能已得到充分认证;同时提高了7nm工艺的设计效率。
为了应对7nm设计的众多技术挑战，Virtuoso先进工艺平台提供丰富
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Cadence Virtuoso
PCB设计软件就是以电路原理图为根据，实现电路设计所需的功能。电路板的设计主要指版图设计，需要考虑元器件和连线的整体布局，包括内部电子元件的优化布局;金属连线和通孔的优化布局;电磁防护;散热等各种因素。优秀的PCB设计能够达到良好的电路性能和散热性能，节约生产成本。PCB设计需要借助计算机辅助设计(EDA)实现。下面介绍几款国内流行的PCB设计软件。
Protel/Altium Designer
国内低端设计的主流，简单易学，适合初学者。国内使用protel还是有相当有市场，毕竟小公司
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PADS Cadence
楷登电子(美国 Cadence 公司)今日正式发布Pegasus™验证系统，该云计算(cloud-ready)大规模并行物理签核解决方案将助工程师缩短先进节点IC的上市时间。Pegasus™验证系统解决方案是全流程Cadence数字设计与签核套件的新成员，可扩展至数百CPU，设计规则检查(DRC)性能最高可提升10倍，周转时间较上一代Cadence® 解决方案由数日降至数小时。如需了解Pegasus验证系统的详细内容，请参访www.cadence.com/go/pegas
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Cadence Pegasus
cadence介绍
EDA仿真软件Cadence
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Cadence Design Systems Inc.是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。其解决方案旨在提升和监控半导 [
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