Cadence设计系统公司和中芯国际共同宣布，一个支持射频设计方案的新的0.18微米SMIC CMOS射频工艺设计工具包将正式投入使用。 新的0.18微米SMIC CMOS射频工艺设计工具包(PDK)已成功通过验证，正式进入中国射频集成电路设计市场。其验证包括代表性设计IP的硅交互作用测试，如PLLs，集中于仿真结果和快速设计寄生。 新方案使中国无线芯片设计者可得到必要的设计软件和方法学，以达到确保符合设计意图的集成电路表现,可缩短并准确的预测设计周期。作为合作方，为了普遍推广，Cad
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消费电子 嵌入式系统 单片机 Cadence 中芯国际
Cadence设计系统公司和中芯国际，共同宣布，一个支持射频设计方案的新的0.18微米SMIC CMOS射频工艺设计工具包将正式投入使用。 新的0.18微米SMIC CMOS射频工艺设计工具包(PDK)已成功通过验证，正式进入中国射频集成电路设计市场。其验证包括代表性设计IP的硅交互作用测试，如PLLs，集中于仿真结果和快速设计寄生。 新方案使中国无线芯片设计者可得到必要的设计软件和方法学，以达到确保符合设计意图的集成电路表现,可缩短并准确的预测设计周期。作为合作方，为了普遍推广，Ca
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通讯 无线 网络 Cadence 中芯国际 射频工艺
Cadence设计系统公司宣布，Cadence® SiP（系统级封装）技术现已同最新版的Cadence Virtuoso® 定制设计及Cadence Encounter®数字IC设计平台集成，带来了显著的全新设计能力和生产力的提升。通过与Cadence其它平台产品的整合，包括Cadence RF SiP Methodology Kit在内，Cadence提供了领先的SiP设计技术。该项新的Cadence SiP技术提供了一个针对自动化、集成、可靠性及可重复性进行过程优化的专家级
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Cadence SiP
Cadence联合Tensilica公司共同宣布，Tensilica在支持其钻石系列和Xtensa IP核的CAD流程中开始支持Cadence公司Encounter RTL Compiler进行全局综合。Encounter RTL Compiler的全局综合功能使Tensilica的客户能够利用Tensilica公司IP核设计出更小、更快且更低功耗的微处理器产品。
作为Cadence OpenChoice IP计划成员之一，Tensilica结合Encounter RTL Compiler和其市
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Cadence Tensilica 设计流程
Cadence设计系统公司发布Cadence®Allegro®系统互连设计平台针对印刷电路板（PCB）设计进行的全新产品和技术增强.改进后的平台为约束驱动设计提供了重要的新功能，向IC、封装和板级设计领域的设计团队提供新技术和增强以提升易用性、生产率和协作能力，从而为PCB设计工程师树立了全新典范。 “随着供电电压下降和电流需要增加，在设计PCB系统上的功率提交网络(Power Delivery Network)过程中必须考虑封装和IC特性,”华为公司SI经
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Cadence发布了Cadence Virtuoso Multi-Mode Simulation (MMSIM 6.2版)。这是电子设计工业内首个端到端的定制IC模拟与验证解决方案，使用通用、全集成的网表和模型数据库来仿真射频、模拟、存储器和混合信号设计及设计模块。这款突破性产品能够让设计者在仿真引擎间自由切换，而不会产生任何兼容或解释问题，从而提高了一致性、精确性和设计覆盖面，同时缩短了时间周期并降低了风险。整体效果是该产品降低了采用、支持和拥有成本，并
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Cadence宣布基于65纳米通用功率格式（CPF）面向Common Platform技术的参考流程即日上市。该参考流程是Cadence与Common Platform联盟之间长期合作的最新成果，该联盟的成员企业包括IBM、特许半导体制造和三星。 Cadence与Common Platform技术合作伙伴紧密合作，开发65纳米流程。它基于Cadence数字IC设计平台，包含Encounter Timing System和CPF，可加快低功耗系统级芯片（So
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CADENCE发布了Cadence Encounter 数字IC设计平台的最新软件版本，增加了业内领先的功能特性，包括全芯片优化、面向65纳米及以下工艺的超大规模混合信号设计支持，具有对角布线能力的Encounter X Interconnect Option，以及之前已经公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗设计。新平台提供了L、XL和GXL三种配置，为先进半导体设计提供更佳的易用性，更短的设计时间以及更高的性能。 “最新版本Enc
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CADENCE DFM ENCOUNTER 电源技术 模拟技术 EDA IC设计
Cadence设计系统公司发布Cadence Encounter® 数字IC设计平台的最新软件版本，增加了业内领先的功能特性，包括全芯片优化、面向65纳米及以下工艺的超大规模混合信号设计支持，具有对角布线能力的Encounter X Interconnect Option，以及之前已经公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗设计。新平台提供了L、XL和GXL三种配置，为先进半导体设计提供更佳的易用性，更短的设计时间以及更高的性能。
“最新版本Encounter平台的发
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Cadence设计系统公司发布了面向Cadence® Allegro® PCB设计的Global Route Environment技术。这一革命性的技术结合了图形化的互连流规划架构和层次化全局布线引擎，为PCB设计人员提供了自动、智能的规划和布线环境。作为首个将智能自动化引入前所未有领域的自动布线解决方案，Global Route Environment 技术代表了一次意义重大的飞跃，并建立了一种全新的PCB设计规
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Cadence设计系统公司今日发布了面向Cadence® Allegro® PCB设计的Global Route Environment技术。这一革命性的技术结合了图形化的互连流规划架构和层次化全局布线引擎，为PCB设计人员提供了自动、智能的规划和布线环境。作为首个将智能自动化引入前所未有领域的自动布线解决方案，Global Route Environment 技术代表了一次意义重大的飞跃，并建立了一种全新的PCB设计规范。
该技术问世之前，PCB设计人员要花费几周或几个月的时间
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CADENCE宣布四家亚太芯片设计公司——Altek 公司、互芯集成电路有限公司（CoolSand Technologies）、韩国电子通信研究院(ETRI)以及 Moai电子公司已经选择具有全局综合技术的 Cadence® Encounter® RTL Compiler解决方案，以改良芯片设计，加快上市时间。Encounter RTL Compiler综合与Encounter Confo
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Cadence宣布飞思卡尔半导体公司已经采用Cadence Analog Mixed Signal (AMS) Methodology Kit。飞思卡尔是无线、网络、汽车、消费和工业市场的嵌入式半导体设计及制造的全球领先企业。飞思卡尔已经采用AMS Methodology Kit以应用高级AMS技术、流程和方法学的主要功能。通过使用Cadence锦囊作为其基础方法学，飞思卡尔能够更加迅速地获取并在全球实施、内部开发世界级设
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CADENCE 单片机 飞思卡尔 混合信号 流程开发 模拟 嵌入式系统
Cadence推出了Cadence Low-Power Solution，这是用于低功耗芯片的逻辑设计、验证和实现的业界第一套完全集成的、标准化的流程。Cadence Low-Power Solution将领先的设计、验证和实现技术与Si2 Common Power Format （CPF）相集成，为IC工程师提供端到端的低功耗设计方案。CPF是在设计过程初期详细定义节约功耗技术的标准化格式。通过在整个设计过程中保存低功耗
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Cadence CPF 解决方案
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