《科创板日报》8日讯，联发科、高通新一波5G手机旗舰芯片将于第四季推出，两大厂新芯片都以台积电3nm制程生产，近期进入投片阶段。台积电再添大单，据了解，其3nm家族制程产能客户排队潮已一路排到2026年。在台积电3nm制程加持之下，天玑9400的各面向性能应当会再提升，成为联发科抢占市场的利器。高通虽尚未公布新一代旗舰芯片骁龙8
Gen 4亮相时间与细节，外界认为，该款芯片也是以台积电3nm制程生产，并于第四季推出。价格可能比当下的骁龙8 Gen
3高25％~30％，每颗报价来到220美元~240
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全球AI芯片封装市场由台积电、日月光独占，中国台湾这两大巨头连手扩大与韩厂差距，日月光是半导体封测领头羊，市占率达27.6%，而截至2023年，韩厂封装产业市占率仅6%。专家表示，韩国封装产业长期专注在内存芯片，在AI半导体领域相对落后，短时间内难以缩小与台厂差距。 朝鲜日报报导，业界人士指出，台积电正在中国台湾南部扩建先进封装（CoWos）产线，而日月光上月宣布将在美国加州兴建第二座测试厂，同时计划在墨西哥兴建封装与测试新厂。所谓CoWos是透过连接图形处理器（GPU）和高带宽内存（HBM），来提升效能
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7月5日消息，据媒体报道，苹果M5系列芯片将由台积电代工，使用台积电最先进的SoIC-X封装技术，用于人工智能服务器。苹果预计在明年下半年批量生产M5芯片，届时台积电将大幅提升SoIC产能。目前苹果正在其AI服务器集群中使用M2 Ultra芯片，预计今年的使用量可能达到20万左右。作为台积电先进封装技术组合3D Fabric的一部分，台积电SoIC是业内第一个高密度3D chiplet堆迭技术，SoIC是“3D封装最前沿”技术。据悉，SoIC设计让芯片可以直接堆迭在芯片上，台积电的3D SoIC的凸点间距
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7月5日消息，纵观目前手机市场几大巨头，无一例外都拥有自家的Soc芯片，头部谷歌自然而然会走向制造SoC的道路。从Pixel 6系列开始，Pixel机型搭载谷歌定制的Tensor芯片，这颗芯片是基于三星Exynos魔改而来，只有TPU、ISP以及搭配的TitanM2安全芯片是谷歌自家的技术。但从Tensor G5开始，谷歌将实现芯片的完全自研，据报道，Tensor G5将由台积电代工，采用3nm工艺制程，目前已经进入到了流片阶段。所谓流片，就是像流水线一样通过一系列工艺步骤制造芯片，该环节处于芯片设计和芯
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IT之家 7 月 4 日消息，根据工商时报报道，台积电提出了更完善的背面供电网络（BSPDN）解决方案，所采用方式最直接、高效，但代价是生产复杂且昂贵。为什么要背面供电网络？由于晶体管越来越小，密度越来越高，堆叠层数也越来越多，因此想要为晶体管供电和传输数据信号，需要穿过 10-20 层堆栈，大大提高了线路设计的复杂程度。背面供电技术（BSPDN）将原先和晶体管一同排布的供电网络直接转移到晶体管的背面重新排布，也是晶体管三维结构上的一种创新。该技术可以在增加单位面积内晶体管密度的同时，避免晶体管
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台积电 晶圆代工
源自台积电2016年之InFO（整合扇出型封装）的FOWLP（扇出型晶圆级封装）技术，伴随AMD、辉达等业者积极洽谈以FOPLP（扇出型面板级封装）进行芯片封装，带动市场对FOPLP（扇出型面板级封装）关注。集邦科技指出，该应用将暂时止步于PMIC（电源管理IC）等制程成熟、成本敏感的产品，待技术成熟后才导入至主流消费性IC产品，AI GPU则要到2027年才有望进入量产。 集邦科技分析，FOPLP技术目前有三种主要应用模式，首先是OSAT（封装测试）业者将消费性IC封装从传统方式转换至FOPLP，其次是
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FOPLP AI GPU 台积电
7 月 4 日消息，根据工商时报报道，台积电提出了更完善的背面供电网络（BSPDN）解决方案，所采用方式最直接、有效，但代价是生产复杂且昂贵。为什么要背面供电网络？由于晶体管越来越小，密度越来越高，堆叠层数也越来越多，因此想要为晶体管供电和传输数据信号，需要穿过 10-20 层堆栈，大大提高了线路设计的复杂程度。背面供电技术（BSPDN）将原先和晶体管一同排布的供电网络直接转移到晶体管的背面重新排布，也是晶体管三维结构上的一种创新。该技术可以在增加单位面积内晶体管密度的同时，避免晶体管和电源网络之间的信号
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台积电 背面供电技术 BSPDN
7 月 4 日消息，根据经济日报报道，在 AMD 之后，苹果公司在 SoIC 封装方案上已经扩大和台积电的合作，预估在2025 年使用该技术。台积电正在积极提高 CoWoS 封装产能的同时，也在积极推动下一代 SoIC 封装方案落地投产。AMD 是台积电 SoIC 的首发客户，旗下的 MI300 加速卡就使用了 SoIC+CoWoS 封装解决方案，可将不同尺寸、功能、节点的晶粒进行异质整合，目前在位于竹南的第五座封测厂 AP6 生产。台积电目前已经整合封装工艺构建 3D Fabric 系统，其中分为 3
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晶圆代工龙头台积电将在7月18日举行法说会，2日业界先传出台积电可能会在云林觅地设先进封装厂，台积电表示，一切以公司对外公告为主；法人认为台积电受惠AI强劲需求，仍看好长线，挤进千元俱乐部没问题。 台积电在嘉义的CoWoS先进封装P1厂，在整地时发现遗址，因此停工，改兴建P2厂，日前传出台积电在屏东或者云林觅地，希望能找到P1的替代场址，2日供应链传出台积电可能已在云林的虎尾园区觅地。针对云林设厂的传言，台积电表示，设厂地点选择有诸多考虑因素，公司以台湾作为主要基地，不排除任何可能性；将持续与管理局合作评
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埃米时代来临，背面电轨（BSPDN）成为先进制程最佳解决方案，包括台积电、英特尔、imec（比利时微电子研究中心）提出不同解方，锁定晶圆薄化、原子层沉积检测（ALD）及再生晶圆三大制程重点，相关供应链包括中砂、天虹及升阳半导体等受惠。 背面电轨（BSPDN）被半导体业者喻为台积电最强黑科技，成为跨入埃米时代最佳解决方案，预估2026年启用。目前全球有三种解决方案，分别为imec的Buried Power Rail、Intel的PowerVia及台积电的Super Power Rail。代工大厂皆开始透过设
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ASML去年末向英特尔交付了业界首台High-NA
EUV光刻机，业界准备从EUV迈入High-NA EUV时代。不过ASML已经开始对下一代Hyper-NA
EUV技术进行研究，寻找合适的解决方案，计划在2030年左右提供新一代Hyper-NA EUV光刻机。据Trendforce报道，Hyper-NA
EUV光刻机的价格预计达到惊人的7.24亿美元，甚至可能会更高。目前每台EUV光刻机的价格约为1.81亿美元，High-NA
EUV光刻机的价格大概为3.8亿美元，是EUV光刻机的两倍多
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IT之家 7 月 2 日消息，中国台湾消息人士 @手机晶片达人 爆料称，台积电正准备从明年 1 月 1 日起宣布涨价，主要针对 3/5 nm，其他制程维持原价。据称，台积电计划将其 3/5 nm 制程的 AI 产品报价提高 5%-10% ，非 AI 产品提高 0-5% 。实际上，上个月台湾工商时报也表示台积电已经开始传出涨价消息。全球七大科技巨头（英伟达、AMD、英特尔、高通、联发科、苹果及谷歌）将陆续导入台积电 3nm 制程，例如高通骁龙 8 Gen 4、联发科天玑 9400 及苹果
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报导指出，美国政府将动用为「国家半导体技术中心」（National Semiconductor Technology Center,NSTC）所拨备的50亿美元联邦资金，来支持这项被称为「劳动力合作伙伴联盟」的半导体人才培育计划。NSTC拟向多达10个劳动力发展项目提供介于50万至200万美元资金，并在未来几个月启动申请流程，在考虑所有提案后，官员将拍板总支出规模。 这笔50亿美元资金是来自于2022年通过的《芯片与科学法案》（Chips and Science Act）。这项具里程碑意义的法案展现美国强
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三星3纳米制程良率不佳，外传低于20%，导致原有客户出走，最新传出Google Pixel 10搭载的Tensor G5芯片，将改为台积电代工生产。 综合外媒报导，Google Pixel 10系列手机的Tensor G5处理器（SoC），目前已进入 Tape-ou（流片）阶段。 Google首款完全自研手机处理器Tensor G5，前四代Tensor芯片都是三星Exynos修改，由三星代工生产，如今已从过往三星独家代工转向台积电。报导称，Tensor G5采用Google自研架构、台积电3纳米制程，芯片
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五十年前，DRAM发明者和IEEE荣誉勋章获得者罗伯特·丹纳德（Robert Dennard）创造了半导体行业不断提高晶体管密度和芯片性能的道路。这条路径被称为 Dennard 缩放，它帮助编纂了 Gordon Moore 关于设备尺寸每 18 到 24 个月缩小一半的假设。几十年来，它迫使工程师们不断突破半导体器件的物理极限。但在 2000 年代中期，当 Dennard 扩展开始耗尽时，芯片制造商不得不转向极紫外 （EUV） 光刻系统等奇特解决方案，以试图保持摩尔定律的步伐。2017年，在访问纽约州马耳
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