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半导体标准化旨在解决EMC和三维封装等问题

作者:时间:2009-03-27来源:慧聪网收藏

  针对标准化活动,电子信息技术产业协会(JEITA)分会、技术委员会、半导体封装产品技术专门委员会举行了08年度活动报告会。

本文引用地址:http://www.eepw.com.cn/article/92884.htm

  “如果不掌握半导体的特性,确保电子产品的性能,产品开发就会变得非常困难”——基于这种危机感展开的标准化活动就是面向模拟的标准化半导体建模。在EMC方面,产品厂商和半导体厂商在共享信息的基础上,针对半导体的EMC特性的测定方法和建模的标准化意义重大。活动的目的是确立半导体EMC特性的评测方法和模拟建模方法,推动EMC模拟工具的开发。该委员会已经向IEC提出了用以解析LSI产生的高频噪声传导至印刷底板上时状况的EMC特性建模,以及用数值模型表示半导体内部信息、隐藏设计信息的黑盒模型(Black Box Model)等。

  报告会上,电装公司从ASIC厂商的角度分析了EMC模型信息,并介绍了试制前问题的修改实例。与修正前的方案相比,噪声耐性提高至1.5倍。

  在半导体封装中,为了利用半导体后工序实现摩尔法则,各公司正在积极开发三维封装。同时,制定了PoP(package on package)层叠封装的相关设计指南、翻转测定方法及最大容许值的定义等。今后,需要通过层叠内存的更新、容量的标准化、内存的通用化及省略凸块间距(Bump Pitch)转接板来降低成本。

  可靠性方面,制定了闪存的可靠性试验规格等。比如公布了根据擦写次数缓和数据保存时间的想法。使用闪存时,擦写次数越多数据保存年数越少。实际使用中,如果擦写频率较高,短时间内数据可以复原,因此即使数据保存年数较少也不是问题。由于明确了最大擦写次数下的最长数据保存时间,能够让用户放心使用。另外,半导体元件的使用指南中追加修改了防EOS(电过载)损坏指南等。此前,因ESD(静电气放电)破损被产品厂商退回的半导体较多。因焊锡桥接和组装后通电试验时的错误等造成的EOS破损居多。内部调查结果显示,大部分厂商认为ESD破损所占的比例为10%左右,而EOS破损所占的比例达到30%左右。

  关于内存的标准化,面向2012年度确立DDR4规格,将从09年度开始实施标准化作业。为此,08年度进行了需求调查。结果显示,设想用途依次为(1)视频、(2)照片、(3)语音。对于内存的要求,希望降低耗电量的厂商较多。希望待机耗电量降至0.1mW以下,这是仅靠目前更新数据无法达到的水平。另外,为实现高速的随机访问,希望执行时间小于30ns。内存的外形尺寸方面,部分便携设备要求减薄至0.5mm以下,估计大概与现有的内存相当。



关键词: 半导体 DRAM EMC

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