低功耗、DFM及高速接口是65/40纳米设计重点

     近两年，国际上大的半导体公司都推出了65纳米产品，并开始了45纳米/40纳米产品的研发，而国内也已经有五六家企业开始了65纳米的设计。但总体来说，65纳米/40纳米设计目前仍然还是一个新生事物，企业要解决一系列的技术难题。为此，我们邀请FPGA企业、EDA企业、IP企业、芯片制造企业共同探讨新工艺技术的研发关键点。

     主持人 赵艳秋

     Altera技术经理相奇博士：40纳米技术应对高静态功耗和高速I/O挑战

     FPGA（现场可编程门阵列）是遵循摩尔定律发展的半导体产品之一，这些年FPGA从65纳米也推进到40纳米技术节点，而每一个深亚微米技术节点的新工艺开发需要10亿美元。近几年，FPGA的发展趋势包括高密度/高性能以及高速I/O（输入/输出接口）。伴随着FPGA特征尺寸的缩小，在40纳米/65纳米设计上遇到了与130纳米以前不一样的困难，其中主要包括功率管理和高速接口。

    在功耗方面，随着产品逻辑密度和速率的增加，它们的静态功耗和动态功耗都在增加。尤其是静态功耗，在65纳米/40纳米的产品中，由于漏电流增加，它占到总体功耗的1/3，因此，我们对静态功率的管理变得越来越困难。而在高速I/O方面，通信市场，特别是无线通信市场对高速的需求越来越多，2008年对速度的要求达到10Gbpos以上。此外，在深亚微米产品的工艺设计上，我们还要同时考虑性能、成本、尺寸等综合因素。

    在40纳米产品的设计中，我们要采取一些特殊的方法来应对上述两个主要挑战。

    在功率管理方面，FPGA在130纳米之前的各节点，每次升级都不需要考虑功耗问题，设计要以获得晶体管升级带来的全部性能为主。但在90纳米之后，这种节点的升级变成受到功耗限制的升级。FPGA的功耗目标是：低功耗的 FPGA在0.25W和3W之间，高速FPGA在2W到20W之间。每次升级逻辑单元密度要增加2倍，而功耗保持不变。在这种情况下，解决静态功耗快速攀升的办法主要包括：一是对电路采取不同厚度的氧化层、不同的阈值电压并增加逻辑门长度；二是“用性能来换功耗”。通过基础架构的优化来获得更高的性能，然后通过降低性能来换取较低的功耗。在动态功耗方面，通过采用低介电系数材料来降低电容，从而降低动态功耗。

    此外，Altera还开发出可编程功率管理技术。传统上，所有高性能FPGA都采用高性能架构，每一个逻辑单元都达到最大性能，因此有较大的漏电流。因为不需要将所有逻辑单元都置于高性能状态，只有少量关键通路需要性能最好的逻辑以达到时序要求，可编程功耗技术使FPGA的逻辑架构能够根据某些逻辑通路的要求，在逻辑阵列模块层面上进行编程，少量的关键时序电路采用高速设置，其他的则采用低功耗设置。通过可编程功耗技术，FPGA的静态功耗降低了45%。

    在高速I/O的模拟/射频挑战方面，基于数字工艺的模拟产品遇到了一系列挑战，包括晶体管氧化层厚度很薄，短沟道效应引起模拟电路的增益降低，数字电路采用的应力技术引起模拟电路特性的不一致。但由于电路提供了多种器件、不同的氧化层、不同的阈值、不同电压可供优化，而且，采用特殊工艺可以满足模拟电路关键晶体管的性能要求。这些办法使40纳米产品实现了速率高达10Gbps的收发器产品。

    采用这些技术，Altera公司40纳米器件正在如期开发中，今年年底将推出的StratixIV，最多可支持48个收发器，频率最高达到8.5Gbps。

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     技术进步是行业变革的基础。技术进步带动了产品的微型化，芯片成本降低，与此同时产品的复杂程度也提高了。而，尤其是移动/便携产品是芯片公司将他们的设计从130纳米/90纳米转向65纳米的驱动力。以手机为例，现在一部手机需要支持多种无线标准，3.5代移动、蓝牙、无线局域网、导航、调频、多媒体广播等，这带动了芯片设计对65纳米的需求。

    65纳米工艺将提高产品的性能、降低产品的功耗和尺寸(也就降低了成本)，从而在同样的空间内填入更多的晶体管。但设计复杂度也在增加：一是基础架构的复杂程度不断增加。二是物理层的性能尺寸达到原子级。晶体管的厚度只有几个原子的大小，线宽比光波波长还要小，微小的杂质会产生毁灭性的影响。三是在系统层方面，更多的接口与“视图”需要在EDA(设计自动化工具)环境下操作。四是在实用层，验证每个元素所需要的计算能力显著增高。五是结构库不仅仅需要正常工作，还需要满足生产上的挑战。六是“好”库的开发有新方向，对生产成本产生主要影响。

    65纳米的挑战包括静态功耗、可制造性设计DFM以及器件变异。

    设计65纳米芯片的成本远高于130纳米。无晶圆厂芯片设计厂商(Fabless)在通过65纳米供应商选择一个物理IP（半导体知识产权）的时候也需要考虑以下问题：先进工艺技术的挑战，包括晶体管渗漏、DFM（可制造性设计）以及器件变异。需要多重物理IP平台，包括基于面积/功耗优化库、为高端性能定制优化库以及为CPU定制的优化库。

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     技术节点的发展方向离不开市场的导向。随着移动设备的市场需求快速增长，从90纳米以后，特别是65纳米和45纳米，每一个新的技术节点发展都以低功耗产品为优先方向。而对于Intel这样以CPU技术和产品为主导的公司，针对高性能器件的研发总是优先的。

    技术发展的主要目标不外乎是在性能、成本和功耗三者之间寻找发展方向。130纳米以前，每一代新技术都能在性能上带来不少好处。但是从90纳米技术以后，这种改善变小了。除非革命性的器件结构被成功采用(例如高K材料的应用)，否则器件性能上的改善程度并不明显，而更多地体现在集成度的提高和成本价格的降低。例如，65纳米技术比90纳米的性能仅仅有5%～10%的提升，而从65纳米到45纳米的技术推进，主要的好处体现在芯片的集成度有明显提高(从而使得同样面积上的功能更加丰富)以及成本与价格的降低。

    随着器件特征尺寸的不断缩小，研发成本呈指数上升。尤其在成套的产品工艺方面更是如此。譬如，进入65纳米以后，英特尔在每一技术代的成套工艺研发成本都在20亿美元-30亿美元，而且需要大量高级人才的投入。作为后来者，中芯国际要赶上世界集成电路的发展步伐，面临的挑战除了来自资金和人才，还有世界集成电路行业龙头企业的知识产权布局。为了应付这些出于商业利益的知识产权诉讼，国内的企业必须加强在工艺研发上的投入。然而，这种资金投入量之大，远远超过了国内新生的集成电路制造企业的承受能力。国家对于这种先进工艺技术的研发支持力度需要加大。虽然国家在这方面的投入在“十一五”重大专项中有不少提高，但是在工艺方面的支持比例还需要更大的提高，才能使国内的集成电路制造企业从根本上摆脱工艺上受制于人的困境。

     Magma(中国)公司资深技术工程师邵宪平：低功耗设计是关键

     目前，、计算机和产品仍然是市场增长的主要推动力。人们对多用途、高性能、小型化、低功耗以及廉价产品的追求迫使芯片设计者转向更新的技术节点65纳米和45纳米。

    65纳米IC设计规模极为庞大，复杂度高，大多采用层次化物理设计和低功耗设计流程，这使65纳米节点IC设计成本和设计团队规模随之增加。在典型情况下，设计成本是随着设计类型的不同而改变的。65纳米工艺节点管理成本是随着计划团队规模越来越大而呈现增长之势。与90纳米的12%到15%相比，65纳米的计划管理成本占总设计成本的比例大幅上升到20%至25%。造成65纳米设计成本高昂的另一个原因是该设计节点尚处于非常初级的阶段，投片费、设计成本以及设计工具费用都相对较高。与此同时，设计的周期不但没有增加，反而还在迅速缩短。

    在65纳米设计中，实现可靠的电源网络和最小的功耗已经成为设计团队面临的另一个挑战。实现最优化的低功耗设计需要在设计流程的不同阶段进行权衡，诸如针对时序对功率、面积对功率等因素进行折中，工程师要准确高效地完成这些技术因素之间的权衡。为了能够实现这一目的，设计师需要授权使用正确的低功耗分析和最优化引擎，这些功能要求集成在整个设计流程中。此外，在65纳米芯片设计中，约有50%的设计工作是混合信号设计。传统的模拟设计流程与数字工作处于完全隔离的状态，如何把模拟和数字信号设计紧密整合为一体，减少模拟和模块整合的迭代次数，也是缩短设计开发周期的一个重要因素。

    Magma提供完整的针对65纳米/45纳米的信号设计以及混合信号设计解决方案。我们提供自动芯片创建系统Talus，而TalusPower和QuartzRail内嵌在Talus的完整流程中并提供完整的功耗分析和优化方案，Titan提供全芯片级混合信号设计、分析以及验证。我们的工具能够在纳米设计时代为用户带来更为便捷、高效的帮助。