业界大哥大——英特尔

半导体制程工艺上，英特尔要是说第二，那没人敢说第一。晶圆制造这个圈子，英特尔毫无疑问处于第一流，其他厂商包括IBM，英飞凌，NEC，意法半导体以及东芝等公司，以及目前半导体代工行业的老大老二老三——台积电、GlobalFoundries、三星，统统都是二流。
说这么绝对可能有人不服，举最近的一个例子，英特尔仅仅破一次例为美国芯片制造商Altera代工首个四核64位ARM Cortex-A53处理器，就引发了业界一片惊叹。
随着晶体管尺寸的不断缩小，HKMG（high-k绝缘层+金属栅极）技术几乎已经成为45nm以下级别制程的必备技术。不过在制作HKMG结构晶体管的工艺方面，业内却存在两大各自固执己见的不同阵营，以IBM为代表的前栅极Gate-first工艺流派和以Intel为代表的后栅极Gate-last工艺流派。更准确点说，在步入HKMG时代之初，只有Intel 和其他所有半导体企业之别。
前栅极和后栅极工艺实现HKMG结构，在技术上的差别不做赘述，只需要记住一点：后栅极成型HKMG技术制造的芯片，功耗更低、漏电更少，高频（即高性能）运行状态也更稳定；但是生产制造技术复杂、良品率低、初期很难大规模量产；（在没有采用3D晶体管结构前）管芯密度低，对晶圆的利用不够经济；真正实用时，还需要用户层面的配合，即客户厂商根据需求配合修改电路设计。
45nm以下必要的HKMG技术中Gate-first/Gate-last成型工艺各有优劣，Intel追求未来的性能增长选择Gate-last，其他厂商则选择整体难度较小、眼下更容易实用的Gate-first，经过几年发展后，情况如何呢？
对于Gate-first，下面这段话引用自英特尔中国技术发言人洪力的评价：
28纳米去年TSMC（台积电）刚刚用到所谓后栅极工艺，英特尔从45纳米开始用后栅工艺，那是4年以前的事。这个时候功耗就来的小，那个时候我们出来包括IBM那些所有的人出来说英特尔宣布做后栅工艺的时候，不可能达到经济利益上的量产，因为太难做了，英特尔做出来了。为什么后栅很重要，当处理器运算的频率高的时候，你的功耗就会很大，这部分做起来很不容易。所以你会看到去年很长时间都讲到产能不足的问题，现在TSMC有了，三星的28纳米还是前栅工艺的。到22纳米的时候我们其实已经开始做三维晶体管，这是晶体管的一个创新，栅极起来了。那样的分布方式使得它的性能和功耗、密度都会有一个更大的提高，你去看一看TSMC的3D的晶体管是2015年开始量产，可以看到中间差多远，三年半的时间。此28纳米和彼22纳米不是一回事。还有一些厂商说还有14纳米更小的，这跟做逻辑的不是一回事，所以英特尔领先是按代来衡量的，是一代还是两代。
再看看Gate-last,这是台积电研发部门高级副总裁蒋尚义从Gate-first阵营转向Gate-last阵营时说的话：
和20年前一样，我们现在又遇到了如何控制Vt（管子门限电压）的难题。如今的Gate-first+HKMG工艺同样存在很难控制管子Vt电压的问题。尽管厂商可以在管子的上覆层（capping layer）上想办法对这种缺陷进行补偿，不过这种方案“极其复杂和困难程度相当高”Gate-last工艺当然也存在一些局限性。比如这种工艺制出的管子结构很难实现平整化。不过如果设计方的Layout团队能够在电路设计方面做出一些改动，那么就可以克服这个问题，使Gate-last工艺制作出来的芯片的管芯密度与Gate-first工艺相近。在我们采用后栅极工艺的时候，有的客户一开始抱怨连连，曾一度表示如果采用这种新工艺，那么产品的管芯密度很难与Gate-first保持一致，不过经过我们多次面对面的商谈讨论，客户们已经完全接受了这种新的工艺。我相信目前仍坚守Gate-first阵营的厂商在22nm制程节点将被迫转向采用Gate-last工艺。我不是在批评他们，只是认为他们最终会改变观念的。除非他们能找到一种成本低，极具创意的方案来控制管子的门限电压，否则他们必然要转向Gate-last工艺。
这里不得不提的是，据蒋尚义介绍，20年前，半导体产业也同样面临类似的难题，当时的半导体厂商计划在NMOS/PMOS管中统一采用N+掺杂的多晶硅材料来制作栅极，厂商们发现当在PMOS管中采用这种栅极材料之后，管子的性能表现并不好，管子的Vt电压很难降低到理想的水平。为此，有部分厂商试图往PMOS管的沟道中掺杂补偿性的杂质材料，以达到控制Vt的目的。不过此举又带来了很多副作用，比如加剧了短沟道效应对管子性能的影响能力。
为何45nm刚开始的时候，只有一家Intel知道使用后栅极，因为：伟大的企业，特质都是相同的——目光长远，极富预见性。
很多人知道28nm制程比40纳米先进，耗电更低、发热更少、集成的晶体管更多。更进一步，不少人还知道HKMG（high-k绝缘层+金属栅极）是实现更先进制程的必备技术。但了解HKMG的两种工艺——前栅极/后栅极的人就很少了吧。HKMG的这两种工艺对芯片性能/功耗的影响，同样十分巨大。
为了让大家对芯片制造工艺好坏有一个全面认识，先普及下几个重要的概念。
线宽
28nm和40nm指的是芯片上晶体管和晶体管之间导线连线的宽度。半导体业界习惯用线宽这个工艺尺寸来代表硅芯片生产工艺的水平。线宽越小，晶体管也越小，让晶体管工作需要的电压和电流就越低，晶体管开关的速度也就越快，这样新工艺的晶体管就可以工作在更高的频率下，随之而来的就是芯片性能的提升。简而言之就是，线宽越小，芯片更省电的同时，性能还会提高。
晶体管栅极
我们通过所说的芯片上的晶体管，是指金属氧化物半导体场效应管（简称：金氧半场效晶体管，MOSFET），有栅极（gate）、漏极（drain）、源极（source）三个端。
其中缩小栅极面积让晶体管尺寸变小，是工艺进化的关键。HKMG指的就是金属栅极/高介电常数绝缘层（High-k）栅结构，相对于传统的poly/SiON多晶硅氮氧化硅，下面的图表可以直观地展示它们的不同。
阻碍传统的poly/SiON栅极面积做小的原因，是下方的氧化物绝缘层（主要材料是二氧化硅，不过有些新的高级制程已经可以使用如氮氧化硅silicon oxynitride, SiON做为氧化层之用）的厚度是不能无限缩小的。栅极氧化层随着晶体管尺寸变小而越来越薄，目前主流的半导体制程中，甚至已经做出厚度仅有1.2纳米的栅极氧化层，大约等于5个原子叠在一起的厚度而已。在这种尺度下，所有的物理现象都在量子力学所规范的世界内，例如电子的穿隧效应。因为穿隧效应，有些电子有机会越过氧化层所形成的位能障壁（potential barrier）而产生漏电流，这也是今日集成电路芯片功耗的来源之一。为了解决这个问题，有一些介电常数比二氧化硅更高的物质被用在栅极氧化层中。
high-k工艺就是使用高介电常数的物质替代SiO2作为栅介电层。intel采用的HfO2介电常数为25，相比SiO2的4高了6倍左右，所以同样电压同样电场强度，介电层厚度可以大6倍，这样就大大减小了栅泄漏。后来，intel在 45nm 启用了 high-k ，其他企业则已在或将在 32nm/28nm 阶段启用 high-k 技术。high-k技术不仅能够大幅减小栅极的漏电量，还能有效降低栅极电容。这样晶体管的关键尺寸便能得到进一步的缩小，而管子的驱动能力也能得到有效的改善。
简而言之，与poly/SiOn相比，使用HKMG栅极，晶体管能做的更小，漏电也更少。目前同制程下，HKMG比poly/SiON耗能低30-35%，所以理论上，32nm的HKMG耗能差不多等同于22.5-24nm的poly/SiON。
前栅极/后栅极
前面我们论证了HKMG相对于poly/SiON的优势，但很少人知道，即使同样是HKMG栅极，如果采用不同的制造工艺——前栅极（gate-first）/后栅极（gate-last），芯片表现是不一样的。
如上文提到，前栅极工艺制作HKMG，用来制作high-k绝缘层和制作金属栅极的材料必须经受漏源极退火工步的高温，会导致晶体管Vt门限电压上升，这样会影响管子的性能。具体表现，就是当处理器运算的频率高的时候，功耗就会很大。
所以，在高性能/低功耗方面，使用后栅极工艺HKMG栅极的芯片较好。