Cadence 和三星将人工智能应用于 SoC、3D-IC 和芯片设计

Cadence 和三星晶圆厂扩大了他们的合作，签订了一项新的多年 IP 协议，并在最新的 SF2P 和其他先进工艺节点上联合开发先进的 AI 驱动流程。具体来说，这项多年的 IP 协议将扩展 Cadence 内存和接口 IP 在三星晶圆厂的 SF4X、SF5A 和 SF2P 先进工艺节点上。

通过利用 Cadence 的 AI 驱动设计技术和三星的先进 SF4X、SF4U 和 SF2P 工艺节点，这项合作旨在为 AI 数据中心、汽车、ADAS 和下一代射频连接应用提供高性能、低功耗的解决方案。

“我们支持在三星晶圆厂工艺节点上的全套 IP、子系统和芯片组，我们最新的多年 IP 协议加强了我们正在进行的合作，”Cadence 硅解决方案集团高级副总裁兼总经理 Boyd Phelps 表示。“通过结合 Cadence 的 AI 驱动设计和硅片与三星的先进工艺，我们正在为我们的共同客户需要创新并将他们的产品更快推向市场提供尖端技术。”

金炯奭，三星电子铸造设计技术团队的副总裁兼负责人补充说：“来自 Cadence 的从 RTL 到 GDS 的数字工具套件现在已获得三星最新 SF2P 工艺节点的认证，支持 Hyper Cell 和 LLE 2.0 等技术的进步。Cadence 和三星还在密切合作，以实现模拟迁移，增强电源完整性，并使用 GPU 加速改善 3D-IC 的热分析和翘曲分析。此外，Cadence 和三星铸造之间签订的多年协议将进一步扩展内存和接口 IP 解决方案，进一步加强了我们的合作关系。”

新的多年协议将提供专为人工智能、高性能计算（HPC）和汽车应用设计的先进内存和接口 IP。扩展的 SF4X IP 组合包括 LPDDR6/5x-14.4G、GDDR7-36G、DDR5-9600、PCI Express（PCIe）6.0/5.0/CXL 3.2、通用芯片间互连 Express（UCIe）-SP 32G 和 10G 多协议 PHY（USB3.x、DP-TX、PCIe 3.0 和 SGMII）及其配套控制器 IP，能够实现完整的子系统硅片。专为汽车应用设计的 LPDDR5X-8533 PHY IP 完成了 SF5A IP 平台，而新引入的 32G PCIe 5.0 PHY 则满足了领先的人工智能/HPC 客户的需求。

基于广泛的设计和技术协同优化（DTCO）项目，赛迪斯的数字完整流程已获得三星最新 SF2P 工艺节点的认证，包括三星超细胞方法。此外，赛迪斯还实现了对三星本地布局效应（LLE）时序精度的支持。赛迪斯和三星还正在合作进行下一代工艺节点的 DTCO。

Cadence Pegasus 验证系统已获得三星 SF2P 以及其他三星工艺节点的认证。Cadence 物理验证流程经过优化，能够帮助客户实现签核精度和运行时目标，并具有大规模扩展性，从而实现更快的上市时间（TTM）。

为了应对模拟设计的迁移，Cadence 和三星晶圆厂已成功将基于模拟单元的 4nm IP 迁移到先进的 2nm 工艺节点，从而在保持功能和设计意图的同时实现更快的周转时间。这次迁移突显了技术扩展和 IP 重用的意义，有助于缩短开发时间和成本，为未来模拟单元和其他 IP 在不同工艺节点的迁移铺平了道路。

两家公司还成功展示了一种基于三星 14 纳米 FinFET 工艺的下一代毫米波应用的全面前端模块（FEM）/天线内包（AiP）协同设计流程。通过简化 IC/模块开发每个阶段的设计数据管理，从初始系统级预算到射频 IC/包协同设计、分析和布局后验证，设计周转时间得到了加速。

Cadence 和三星还合作进行了全面的 3D-IC 电源完整性分析，涵盖了从早期探索到最终签核的整个流程，利用了 Cadence EDA 工具，包括 Voltus InsightAI、Innovus 实施系统和 Integrity 3D-IC 平台。应用于三星 SF2 节点的高速 CPU 芯片，Voltus InsightAI 实现了 80-90%的 IR 降额违规分辨率，对时序和功耗影响最小，展示了其在平衡电源完整性与性能需求方面的能力。