半导体制程微细化技术再突破 从65nm到45nm的微观神话

半导体制程微细化趋势

1965年Intel创始人Moore提出“随着芯片电路复杂度提升，芯片数目必将增加，每一芯片成本将每年减少一半”的规律之后，半导体微细化制程技术日新月异，结构尺寸从微米推向深亚微米，进而迈入纳米时代。半导体制程微细化趋势也改变了产业的成本结构，10年前IC设计产业投入线路设计与掩膜制程的费用，仅占总体成本的13%，半导体生产制造成本约占87%。自2003年进入深亚微米制程后，IC线路设计及掩膜成本便大幅提升到62%。

当芯片结构体尺寸小于100纳米时，光学光刻技术便面临技术关键：硅晶制程光刻技术的线宽已小于曝光的波长长度，而光刻技术所能制作的线宽，是与光源的波长成正比。在朝向45纳米制程的趋势下，必须要能够降低波长、增加数值孔径(NA，Numerical Aperture)、提高光刻，才能制作微细化芯片。所以能否研发出能满足微细化制程所需、且具市场竞争力的光刻曝光技术，对IDM、Foundry、以及Fabless半导体产业来说，非常重要。因此目前在晶圆制程技术上，各厂要面对的课题是：如何有效降低制程微细化电路之间的静态功耗，特别是漏电流；以及RC时间延迟的问题；并防止介质机械强度下滑；同时，增加晶体密度、降低电路耗用面积、提升运作时钟频率，并且节省电能。

举例来说，45纳米芯片在逻辑开关时的切换效率，比起65纳米远高出30%；再者45纳米芯片耗电量较低，在相同运作时钟下，静态功耗的漏电流能比过去减少5倍；动态功耗(亦即场效应管进行切换时)也比以往减少30%。此外，45纳米场效应管密度是65纳米制程的2倍。

不过在纳米制程时代，每芯片量产成本(die cost)的增加，几乎来自于昂贵的制造设备，制程也会更复杂。例如为了让45纳米制程技术更容易，与曝光相关的制造技术也必须同时升级，像曝光装置的影像景深DOF(Depth of  Focus)存在技术极限，所以也需要提高芯片全域的化学性机械研磨(CMP)的均一性。还有抗阻剂的薄膜化虽有利于提高芯片整体的膜厚均等化，但由于耐蚀刻性较差，所以必须使用3层抗阻剂或硬掩膜(hard mask)，因此微细化制程技术会更复杂。
　　
65与45纳米制程同时并进

因此各半导体厂在进入65纳米以下制程时代时，可能就要花费多达300万美元以上的IC设计成本来制造掩膜和试产(try out)，况且光刻技术的应用周期不断缩短，对于微细化制程的技术评估也要提早因应，因此各大厂对于微细化制程也已开始激烈的攻防战。例如UMC就预先针对32与22纳米制程作技术评估，这结技术内容包含绝缘体硅(SOI)、应变硅(strained-Si)、高介电常数门极绝缘层(high-K gate dielectric)、金属门极(metal gate)以及多门极场效应管(multi-gate FET)等。TSMC也提出浸润式光刻技术，被视为未来具备继续挑战65及45纳米、甚至32及22纳米的实力。2006年9月IBM、Chartered、Infineon以及Samsung Electronics，联合开发首款45纳米制程芯片，预计在2007年底前完成验证。Intel和Micron合资的IM Flash，也已宣布成功产出45纳米制程NAND Flash芯片。10月Applied Materials也在研发中心完成45纳米制程芯片试验制程机台。

图1 UMC(联电)的Fab工厂

Intel宣布的45纳米制程量产时程则为2007年上半年，TSMC 45纳米制程浸润式光刻技术倾向在2007年Q3量产，UMC在65纳米制程技术已开始量产，45纳米制程技术也已添置新机种，主要新技术已开发完成，正进行整合验证，预计在2007年Q3至Q4可进入量产。

提升浸润式光刻曝光技术

在0.13微米及90纳米制程阶段，要在晶圆(Wafer)上光刻光刻(lithography)出电路(Circuit)，就要制作相关的掩膜(Mask)光刻技术。在这个阶段，半导体光刻制程大多采用ArF激光光源(曝光波长为193纳米)进行曝光显影。一般而言，掩膜分辨率视不同技术时代及应用层(layer)，定有不同的掩膜等级(Mask grade)，每种掩膜等级有其相对应的品质规格，其规范品质重要项目包括缺陷数(defects)、关键尺寸(CD ，Critical Dimension)、或是在整片掩膜中的精准度(accuracy)及均匀度(uniformity)等等。

当进入纳米制程后，由于半导体芯片电路更为精细、电路集积度愈高，所使用的光源波长需求也更为缩短，原本157纳米光刻技术因无法克服二氟化钙透镜结构双折射的问题，多数厂商倾向用浸润式光刻技术(Immersion Lithography)延伸至193纳米曝光设备，达到大量节省研发及导入成本的目的，这也使得ITRS(International Technlogy Roadmap for Semiconductors)顺应时势决定采用浸润式光刻技术，并使其成为65纳米技术节点的主流光刻技术。

图2 The Roadmap of Chartered Semiconductor

湿浸式技术是以流体介质的穿透度与折射率的光学特性为基础，相关光刻技术便以水作为流体介质，应用在193纳米波长曝光机基础上，于光源与晶圆之间加入水，可使波长缩短到132纳米，比起干式光刻技术(drylithography)，还可支持65、45、甚至到32纳米制程。不过其间形成的微气泡可能损及晶圆成像，如何预先去除纯水(UPW)中的气体，是预防气泡生成的关键之一，再者水与光阻交互作用，会对不同光阻剂造成程度伤害，因此也必须改良相关技术。

虽然浸润式ArF曝光技术可以沿用现有的ArF曝光设备，但微细化制程趋势更严谨地要求解析度与DOF，因此在45纳米之后，如何找到比纯水还高折射率的液体材料来提高数值孔径(NA)，便是无可回避的挑战。

主要半导体大厂包括TSMC和UMC都已开始导入浸润式光刻技术，UMC预计在2007年下半年投入45纳米制程，采用浸润式光刻技术。TI在2006年6月已初步研发出浸润式光刻制造45纳米制程芯片的技术，其内存细胞(memory cell)仅占0.24平方微米，较1月Intel率先推出首批导入45纳米制程芯片内存细胞的0.346平方微米，还要缩小30%。另外，9月Dupont宣布已开发出配合32纳米制程所需之浸润液的新式光刻技术。

先前Nikon于2005年7月各自宣布开发出NA值为1.30的湿浸式ArF曝光设备，已在2006年底使用。ASML在同月发布NA为1.35的湿浸式设备，被认为是使用纯水的湿浸式曝光设备中的实际最高值，预计在2007年中期问世。

研发无法见光的光刻技术

未来会接续193纳米ArF光刻技术，应该会是超紫外光(Extreme Ultraviolet；EUV)光刻技术，使光波长进入不可见光的极紫外线层次。由于半导体光刻制程往后需要采用高折射率材料来提高NA值，EUV光刻技术的光波长原本就只有13.5纳米，光会在空气中被吸收，所以只能在真空环境中才能透射；其所采用的掩膜透镜，是属于反射式的元件，因此足以应付纳米微细制程所需。Intel预计在2009年，正式采用紫外线(EUV)光刻这项技术来进行32纳米制程的量产作业。

图3 光学微影分辨率控制流程简图

不过目前EUV技术尚未成熟，未能接续193纳米光刻技术，半导体大厂还是会一面沿用浸润式光刻技术、一面寻找更为适合的湿浸式流体介质，以改善掩膜透镜材料。像是其他新时代技术(Next General Lithography；NGL)包括纳米转印光刻技术(Imprint Lithography)，也开始被业界期待可达到制程10纳米以下的结构境界，成本与市场潜力甚至可以取代EUV光刻技术。
　　
发展可降低RC延迟的介电材料

为何要解决RC延迟

因为到65及45纳米微细化制程阶段，半导体芯片电路的金属线宽愈来愈微小，导线层数越来越多。且由于电气与机械特性的关系，信号传输会因短路而产生延迟。逻辑芯片电路的信号传输，也因制程细微化使绕线距离缩短，绕线容量增加而导致绕线延迟。这些都必须以铜导线与低介电材料，取代先前的铝合金，来解决电容电阻时间延迟(RC Time Delay)问题，因此低介电材料的开发与应用也变得愈来愈紧迫。

图4 微影曝光调节范围

在0.13微米之前的晶圆制程中，SiOF是厂商最多采用的介电质材料，其介电常数K(Keff)值介于3.7~2.8之间。自0.13微米已降微细制程时代开始，降低RC-Delay的需求开始浮现，半导体厂多以采取降低后段制程的金属连接线电阻与金属线间电容的方法，基本上以铜作为材料的低介电常数(Cu/low-k)制程技术为主。在降低电阻方面，以铜来取代传统铝导线，尔后持续对铜导线制程中使用扩散绝缘层(diffusion barrier)，并对其厚度做最适化(optimization)处理，绝缘层之材料均采高阻值之钽(Ta)/氮化钽(TaN)等。

因此降低金属线间的电容值，必须应用低介电常数(Low-k)材料，作为金属导线间的绝缘层(Inter metal dielectrics)，一般Low-k材料的K值，涵盖3.1、2.9、2.7，一路演进至目前的2.5。Low-k材料是90纳米技术最重要的关键，90纳米制程所使用Low-k材料的K值约在3.0~2.9之间，60纳米以下的制程，才会采用2.5和2.4K值的材料，以有效降低金属导线间的电容值。综合来说，在微细化制程整合过程中，降低RC延迟技术提升的方向，多以针对会影响电阻的金属连接线厚度、与影响电容值的金属导线间绝缘层厚度为主。

Low-k制程趋势：防止机械强度下滑

下一代Low-k材料的特性，不仅只因应45纳米微细制程的需求，也要有效解决Low-k本身因电路DOF制程所产生的铜阻抗增加以及机械强度下滑的问题。制程从65纳米朝向45纳米时，低介电膜硬度会急速下降，因此经过薄膜化后的Low-k材质，能够具备多小孔尺寸、且具高密度硬度的特性，就显得相当重要。

目前应用Low-k材料的最大问题点，在于如何防止机械强度下滑。因为期望能够降低Low-k材料的介电常数，与希望提高Low-k材料绝缘膜的机械强度，这两者之间是相互矛盾的。未来问题的困难度不在于让Low-k材料的K值达到2.0以下，而是如何让超低K值材料的机械强度提高。除了低K值材料的特性直接影响半导体量产效率外，另外如何让铜与低K值材料有效整合应用，不仅对65纳米和45纳米制程，从整个IC制程技术来看，也将充满关键性的挑战。

无止尽的追寻？

当半导体微细化制程从65纳米迈向45纳米、甚至芯片结构体尺寸将朝向32或是22纳米之际，我们将会面临什么未知的物理性质变化？为了追寻更微小体积、切割更多芯片的商业成本效益，我们的制程技术如何再进一步地去突破，会有什么样的材料正等待着我们去发掘？这场由半导体微细制程技术专业研发人员默默进行的追逐战，正在微观物理世界中翻腾着。会有止尽的终点吗？如果答案是肯定的话，那会是在哪里？终点的原因会是什么？如果答案是否定的话，那又是什么意义？无论答案如何，那都终将会撼动世界。或许这也是为什么，半导体微细化制程令人着迷的所在吧！(本文摘自台湾《零组件》杂志)