DRAM的范式转变历程

DRAM 制造技术进入 10nm 世代（不到 20nm 世代）已经过去五年了。过去五年，DRAM 技术和产品格局发生了巨大变化。因此，本文总结和更新了 DRAM 的产品、发展和技术趋势。

DRAM 并不是小型化背后的驱动力

在半导体制造技术的发展中，DRAM 在 2000 年之前一直是小型化的推动力。他们也被称为「流程驱动者」。然而，到了 2000 年代，情况开始发生变化。NAND 闪存（当时的平面存储器）积极推动了制造技术的小型化。微细加工的主导地位将被 NAND 闪存取代。

最新的开发成果（原型芯片）在 ISSCC（每年二月在美国旧金山举行）上展示，ISSCC 是半导体研发界最知名的电路技术国际会议。2009 年至 2011 年，DRAM 的技术节点（最小加工尺寸）为 56nm 至 44nm，而 NAND 闪存（平面型）约为其一半，为 32nm 至 21nm。

DRAM 和 NAND 闪存的技术节点（仅限平面）。

一直处于小型化前沿的 NAND 闪存在 2015 年左右达到极限，之后放弃了加工尺寸的小型化，转而采用三维层压。NAND 闪存的小型化几乎已经停止，从 2010 年代后半段开始，DRAM 将再次推动小型化。

在半导体逻辑中，「技术节点名称」与物理尺寸不同

然而，在 2000 年之前，DRAM 正在推动整个半导体（半导体存储器和半导体逻辑）的小型化，而在 2010 年代末到 2020 年代初，DRAM 推动半导体逻辑小型化的进程变得缓慢。主要有两个原因。

第一个是半导体逻辑中晶体管的三维化。随着 MOSFET 从平面结构转变为三维 FinFET，曾经作为小型化指标的栅极长度（或沟道长度）不再具有任何定义意义。相反，小型化程度主要由标准单元（逻辑单元的最小单位）的栅极节距和最小布线节距决定（严格来说是两者的乘积）。「7nm」、「5nm」等数值，作为尖端逻辑的「技术节点名称」只是一个标签，在硅芯片中并不存在。

半导体技术路线图 (IRDS) 2017 版。从上方预测逻辑、DRAM 和 NAND 闪存的寿命和尺寸。可以看到，找不到半导体逻辑技术节点名称（红框）对应的维度。

另一个问题是半导体逻辑和 DRAM 的器件和工艺技术已经变得截然不同。每一代半导体逻辑制造工艺都逐渐改变了晶体管的基本技术，有时甚至是显著改变。其中包括应变硅、HKMG（高介电常数金属栅极）、FinFET 和 COAG（有源栅极上的接触）。对于多层布线，铜（Cu）布线和低介电常数层间绝缘膜的开发和全面采用。

DRAM「技术节点名称」反映实际物理尺寸

DRAM 的「技术负载名称」与逻辑不同，但更接近其实际尺寸。DRAM 技术节点名称通常使用符号而不是具体数字来表示。技术节点用符号表示，例如 30nm 代的「D3z」和 20nm 代的「D2x」。

D2x 估计在 28nm 左右，D2y 估计在 25nm 左右，D2z 估计在 22nm 左右。虽然各 DRAM 厂商技术节点符号对应的数值略有差异，但并无大的差异。

主要 DRAM 技术节点名称与设计规则 (D/R) 之间的关系。可以看出，主要 DRAM 制造商的

技术节点名称与实际设计规则之间几乎没有差异。来源：TechInsights

技术节点名称对应的维度存在于存储单元阵列的有源区域（单元选择晶体管区域）。有源区域规则排列，排列的一半间距代表技术节点名称。换句话说，在 D1x 代（也称为 18nm 代或 1Xnm 代）DRAM 硅芯片中，单元晶体管以约 36nm 的间距布置。

根据半导体芯片分析服务公司 TechInsights 发布的预估，2018 年 12 月，三大 DRAM 公司的 D1x 代（1Xnm 代，半间距）最小尺寸分别为三星电子 18nm、SK 海力士 17.5nm、美光为 17.5nm，技术为 19nm。几乎没有区别。

DRAM 芯片的基本架构

在 DRAM 制造过程中，许多 DRAM 芯片被制造在硅晶圆上。从硅晶圆上切下来的单个 DRAM 芯片被分为存储单元阵列（通常由偶数个子阵列组成）和外围电路（外围）区域。

存储单元阵列，即 DRAM 的存储区域，逻辑上形状像一个二维矩阵。由多行和多列组成的矩阵的交集（方格）是一个存储单元，行号和列号是指定存储单元（棋盘的方格）的地址。

这里，行号被称为「行地址」并且列号被称为「列地址」。存储单元阵列区域分为「存储单元」和「核心」。存储单元是存储信号的区域，由 1 个晶体管（MOS FET）和 1 个电容器（单元电容器）组成。核心是从存储单元阵列中选择目标存储单元并读取或写入数据的电路。「字线解码器」选择单元晶体管的栅极（字线），「位线解码器」选择源极（位线），以及放大用于读取和读取的信号的「读出放大器（S/A）」。写入数据、各部分的互连（布线）等。

外围电路（peripheral）由控制电路和输入输出电路组成。控制电路根据从外部输入的命令和地址来操作 DRAM 内部的电路。输入/输出电路负责输入（写入）和输出（读取）数据。

解释 DRAM 基本架构的图。来源：三星

左上是硅片照片（实际直径估计为 300 毫米）。左下角是 DRAM 硅芯片的照片。外围电路、输入/输出焊盘和行解码器位于硅芯片中心的左侧和右侧，列解码器位于中心的上方和下方，存储单元阵列（「子阵列」）位于硅芯片的硅芯片中心的上方和下方。剩余的顶部、底部、左侧和右侧（方形部分）。）被布置。该图的右下角表示存储单元阵列（子阵列）的基本结构。将一个存储单元放置在红色字线 (WL) 和黄色位线 (BL) 的交叉点处。字线的末端连接到子字线驱动器 (SWD)，并且位线的末端连接到读出放大器 (S/A)。该图的右上方显示了每个部分与硅芯片面积的比率。存储单元占 50%-55%，核心（解码器、驱动器、读出放大器、互连）占 25%-30%，外围设备（控制电路和输入/输出电路）占 20% 左右。

通过在电容器中存储电荷来存储逻辑值

一个 DRAM 存储单元由一个晶体管（缩写为「T」）和一个电容器（缩写为「C」）组成。它在半导体存储器技术界通常被称为「1T1C 单元」。晶体管充当选择开关。也称为「选择晶体管」。在读或写操作中，位于由字线译码器和位线译码器选择的字线和位线交叉处的「选择晶体管」被导通。

存储单元电容器（功能与电子元件的电容器相同）存储信号电荷。也称为「单元电容器」。如果电容器存储一定量的电荷，则存储单元的逻辑值为「高」（或 1）。相反，如果仅存储少于一定量的电荷，则存储单元的逻辑值将为「低 (或 0)」。

DRAM 存储单元电路的示例（左）和使用电子显微镜观察到的存储单元的截面图像（右）。

在左边的电路图中，选择晶体管（通常是 n 沟道 MOSFET）的栅极是字线（红色：WL），源极是位线（黄色：WL）。选择晶体管的漏极通过单元电容器连接到板电极。在右侧的截面观察图中，红色标记为「WL」的部分是选择晶体管（字线）的栅极，BLC 是位线触点，SNC 是存储节点触点。SNC 上方连接有一个电容器（图中的「Cap」）。SNC 字母左侧的黄色字母「BL」表示位线。

DRAM 存储单元的基本操作和刷新

当向 DRAM 写入数据时，解码器打开指定地址处的选择晶体管，输入缓冲器接收外部数据，然后通过读出放大器将其转换为电流，对单元电容器进行充电。

充电后，随着时间的推移，由于电容器放电，写入的数据（电荷）会丢失。因此，有必要定期重写数据。该操作称为「刷新」。2000 年之前，DRAM 由外部内存控制器在适当的时间刷新。最近，很多产品内部都实现了自动刷新操作。

读取数据时，选择晶体管导通，单元电容器中的电荷作为电流通过位线。位线电流被读出放大器 (S/A) 放大为电压。电压信号通过输出缓冲器发送到外部。

在读取操作期间要记住的一件事是，单元电容器上的电荷会因读取操作而丢失。因此，读出放大器立即恢复 (新写入) 读取的数据。

2000 年代，DRAM 存储容量扩张步伐迅速放缓

2000 年之前，DRAM 存储容量迅速扩张，尤其是在 20 世纪 70 年代和 80 年代。半导体存储器行业称之为「三年翻两番」，三年内将存储容量提高四倍的下一代 DRAM 商业化已成为半标准做法。尽管主流用户已经从大型机（1970 年代）到工作站（1980 年代）再到个人电脑（PC）（1990 年代），但情况依然如故：他们期望 DRAM 制造商在三年内将开发速度翻两番。

这里我们将从国际会议 ISSCC（每年 2 月举行）上介绍的硅芯片概述开始，了解 DRAM 的发展状况。首先是最大存储容量。20 世纪 90 年代前半期，产能增长速度远远超过「3 年 4 倍（1 年 1.59 倍）」。它从 1990 年的 16Mbit 迅速扩展到 1995 年的 1Gbit。「5 年 64 次（1 年 2.3 次）」是一个令人难以置信的快节奏。

然而，1995 年后，存储容量扩张的步伐突然放缓。直到 1999 年，最大容量仍保持在 1Gbit。之后在 256Mbit、512Mbit、1Gbit、2Gbit、4Gbit 之间来回切换。向下一代 4Gbit 的过渡是缓慢的。随着 2014 年和 2016 年 8Gbit 硅芯片的发布，我们现在可以清楚地说，容量的增加比 1Gbit 一代已经进步了约 1.5 代。事实上，产能继续以 DRAM 发展史上从未见过的速度扩张，20 年内增长了 8 倍（1 年内增长了 1.11 倍）。

DRAM 最大存储容量（每个硅芯片）的变化（1990-2014 年）。可以看出，从 1996 年到 2012 年，增产并没有太大进展（每年扩张 1.11 倍）。

DRAM 开发的范式转变

从 20 世纪 90 年代末到 2010 年代初的 20 年间，DRAM 的发展发生了什么？总的来说，可以说开发方向发生了很大变化。DRAM 开发的方向从大容量，走向高速化。

DRAM 数据传输速度的推移。

为了高速化，在动作定时控制中采用时钟同步式。最初，为了与传统的 DRAM（无时钟异步式 DRAM）区别，被称为同步 DRAM（SDRAM）。现在，如果简单地记述 DRAM，则意味着同步式（或者不知道是同步式还是异步式）。严格来说，DDR、LPDDR、GDDR 等 DRAM 的表述为「SDRAM」是正确的，在产品目录和学会论文等中也有「SDRAM」的表述。

SDRAM 的下一代标准规格是出于高速化的强烈意识而制定的。最初的 SDRAM 以与时钟相同的速度输入输出数据。此时的时钟频率为 133MHz.SDRAM 的下一代产品成为能够以时钟速度的 2 倍输入输出数据的规格。这就是所谓的「双数据速率（DDR）SDRAM」。时钟频率提高到 200MHz，数据的输入输出速度是时钟的 2 倍，即 400MT/s/输入输出引脚（这里 T（transfer）是传输次数的意思）。一次传输中发送接收 1 比特等于 bit/秒）。

DDR 系列的 SDRAM 之后，每代数据的输入输出速度都会提高一倍。在国际学会 ISSCC 上发表的 DDR 类 SDRAM 的数据传输速度在 2003 年至 2012 年的 9 年间提高了 4.4 倍。

图形 DRAM 也采用 DDR，积极推进高速化。这就是「GDDR（图形 DDR）SGRAM（同步图形 RAM）」。GDDR 类 SGRAM 的高速化正在迅速推进。在国际学会 ISSCC 上发表的 GDDR 系 SGRAM 的数据传输速度在 2004 年至 2010 年的 6 年间增加了 4.4 倍。年增长率为 1.28 倍。

随着移动电话终端和智能手机等的普及，开发了低功耗版 SDRAM。最初被称为「移动 DRAM」，但后来以「LP（Low Power）DDR SDRAM」的名称进行开发和标准化。2009 年，国际学会 ISSCC 首次公开了 LPDDR 系的试制硅芯片。由海力士半导体（Hynix Semiconductor）开发的 1Gbit 芯片，数据传输速度为 1.066Gbps/pin。到 2012 年，LPDDR 系统的数据传输速度提高了 1.5 倍（年速率为 1.14 倍）。

DRAM 开发动向的范式转变

通过引入时钟同步式设计来实现高速化、不同用途的产品开发，以及考虑不同领域的安装形态（封装和模块）的标准规格的制定等是 2000 年代以后的 DRAM 开发策略。大容量化的主要部分将由 NAND 闪存承担。2005 年，根据 ISSCC，NAND 闪存的存储密度超过了 DRAM 的存储密度。可以说，这是「大容量为 NAND 闪存，高速为 DRAM」的角色分担越来越强的时代。