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联发科与瑞萨采用Cadence Cerebrus AI方案 优化芯片PPA

作者:时间:2022-06-12来源:CTIMES收藏
Design Systems, Inc.宣布, CerebrusÔ智能芯片设计工具(Intelligent Chip Explorer) 获得客户采用于其全新量产计划。此基于 Cerebrus 采用人工智能 (AI) 技术带来自动化和扩展数字芯片设计能力,能为客户优化功耗、效能和面积 (PPA),以及提高工程生产力。

Cadence Cerebrus 运用革命性的AI技术,拥有独特的强化学习引擎,可自动优化软件工具和芯片设计选项,提供更好的 PPA进而大幅减少工程端的负荷和整体流片时间。例如,Cadence Cerebrus 布局优化功能,使客户能够超越常人的设计潜力缩小芯片尺寸。因此,Cadence Cerebrus 与完整的 Cadence 数字产品线相结合,藉由业界最先进从合成、设计实现到签核的完整数字全流程,提供了突破性的工程设计优势。

本文引用地址:http://www.eepw.com.cn/article/202206/435063.htm

Cadence资深副总裁暨数字与签核事业群总经理滕晋庆(Chin-Chi Teng)博士表示:「我们一直在寻找新的方法来帮助我们的客户提高生产力,而Cadence Cerebrus以其 AI 能力减少耗时手动工作,使得工程师可以专注于更重要的项目。我们推出 Cadence Cerebrus的一年内,就显著地看到我们的客户快速采用并开始实现产品的全部潜力。客户如技和电子获得PPA 改善和生产力提升,因而他们现在已经在量产计划中广泛采用了该工具。」

技硅产品开发部门资深副总经理谢有庆表示:「在技,我们致力于提供最佳的 PPA,因此以AI为基础的Cadence Cerebrus解决方案成为我们最新先进制程项目最合理的选择。在SoC模块设计上,Cadence Cerebrus 布局规划优化功能.可将该模块芯片面积缩小 5%,并将功耗降低6% 以上。在获得生产力提升、PPA更加优化且更易于整合到联发科技CAD 流程等全面

电子公司共享研发 EDA 部门的副总裁Toshinori Inoshita 表示:「我们需要能够改进各种节点和设计类型PPA 的自动化方法,藉由采用并优化 Cadence Cerebrus 以满足我们所有特别的设计需求,并取得了许多显著的设计成果。在先进制程 CPU 设计中,我们体验到了更好的性能,在总体负时序裕量 (TNS) 提高了 75%。此外,我们采用Cadence Cerebrus 大幅降低了关键 MCU 设计的泄漏功率,让我们进一步提高性能和生产力,并缩短流片时间。




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