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提高3D NAND性能、可靠性和良率的 考虑因素

作者:时间:2018-10-18来源:电子产品世界收藏

  前言

本文引用地址:http://www.eepw.com.cn/article/201810/393071.htm

  多年来,全球的非易失存储功能都仰仗于 技术。其用途已经从单纯的驱动器扩展到笔记本电脑、智能手机和平板电脑,如今又扩展至云端存储操作所需固态存储记忆体。随着时间的推移,结构上的逐渐演进已满足对存储容量增加、尺寸缩小和可靠度提升上的不断需求,而且此技术已经验证,可提供高性能,低功耗,并和以前的固态存储技术相比,每存储单位比特成本更低,其价值不言而喻。

  最初, 制造商使用多重图案化技术来缩小尺寸,从而增加存储密度,降低相对应成本。遗憾的是,2D 或平面 闪存存储体在 15nm 节点时已经触及缩小的极限。制造商不得不采用具有革新意义的环绕式闸极层堆叠起来的 NAND, 以实现新的性能目标。这就是如今3D NAND 结构的开端,它代表对于缩小方式需求的根本转变。3D NAND 技术不是在二维平面上进行水平方向缩小,而是采用垂直方向扩展,或者第三维度方向上进行扩展,如图 1a 和 1b。3D NAND 不仅能达到更高存储密度, 也能降低每存储单位比特的成本。

  图 1a.

  图 1b.

  图 1a 和 1b. 3D NAND 设计在垂直方向做多层堆叠来达成更高的存储单元密度,以降低每存储单元比特的成本,从而解决了 2D NAND 的缩小难题。

  尽管 3D NAND 极具优势,但制造起来工艺复杂和资本投资高,在制程控制、良率提升和经济规模上给晶圆厂带来了更多的挑战1。随著晶圆厂大量投资于 24 层、32 层和

  48 层 3D NAND 制造工艺开发,他们也制造出了更有竞争力的每存储单位比特成本的存储体。出于种种考量,64 层和更多层数的 3D NAND 结构显示能够最大化节省成本。

  图 2. 通过堆叠存储单元,3D NAND 的架构不依赖横向缩小来增加存储密度。

  2007 年,东芝(bit cost scalable,即 BICS)和三星(垂直 NAND,即 V-NAND)率先采用 3D NAND 技术。美光/英特尔和 SK 海力士紧随其后,中国的长江存储也是新起之秀。这些都是 3D NAND 元件的主要制造商。三星在 2013 年首次实现了 3D NAND 量产, 且近年不断扩大生产规模。据估计,到 2017 年底,三星 3D NAND 闪存产量超过 NAND 闪存总产量的 70%。当年第 4 季度,季度产量占比超过 80%。

  虽然 3D NAND 日趋成熟并成为主流技术,芯片制造商非常清楚,考虑到制造上高度复杂性,要以更低成本来满足全球消费者和企业上对于数据存储的需求,还有很长的路要走。从芯片制造商到设备制造商和材料供应商,整个半导体行业需要共同努力才能更进一步来制造出高生产良率、高性能低成本的 3D NAND 闪存存储体。和之前的技术异曲同工的是,专注于工艺制造效率、材料创新和污染控制可优化制造工艺,从而提高性能,提高良率,降低成本。本白皮书将关注于探讨几个关键领域,特别是蚀刻和沉积上的挑战,以及污染问题。

  材料上的优化开发来达到高纵横比的蚀刻

  在平面 NAND 技术中,缩小主要由光刻来达成。在缩小 3D NAND 时,需要极高的精度控制和工艺重复性才能达成对于 3D 复杂结构所需要极高纵横比 (HAR) 特性的需求。因此,3D NAND 的成功需要创新的图案转移解决方案已降低变异性。

  在极高纵横比 (HAR) 的状况下,蚀刻的精度对于优化通道的通孔和存取单元的沟槽、独特的外围阶梯架构是非常重要的,其中外围阶梯架构主要是将存储单元连接到周边的CMOS 电路,用于读取、写入和删除存储数据。

  目前,极高纵横比 (HAR) 蚀刻通常采用无定型碳作为硬掩模材料。随着通道纵横比的增加,该材料已达到极限。目前业界正在开发几种可能的方法,以提高无定形碳的选择比,包括对无定形碳进行掺杂或添加其他硬掩模材料。

  最新尺寸信息提示,垂直间距约为 100 nm,堆叠厚度约为5 µm,相应地纵横比约为 50:1。更糟糕的是,由于单元存储堆栈上成对的氮化硅 (Si3N4) 和用于隔离单元的二氧化硅 (SiO2),干法蚀刻工程师很难在实行连续垂直通道蚀刻的同时,对无定形碳硬掩模材料还能保留高选择比使蚀刻气体能够到达通道的底部,达成直线通道轮廓。他们需要借助于材料本身特性上重大的更改,甚至采用新材料,才能克服这些难题。

  此外,随着多层堆叠高度的增加,要在存储阵列通道的顶部和底部达到相同的蚀刻和沉积轮廓则更难上加难。例如,比率为 ~ 50:1 时,湿法蚀刻挑战在于如何选择性去除存储堆叠中的 Si3N4。难点在于如何在堆叠通道的顶部和底部以及晶片中均匀去除 Si3N4,而不蚀刻任何 SiO2。层数低于 96 时,可以使用热磷酸 ( ~ 160°C) 进行蚀刻;然而,层数高达或超过 96 层时,就需要专门配制湿法蚀刻化学品,来提高工艺余量。

  还有其他工艺也需要特别配置化学品才能实现所需规格, 比如使用湿法脱模去除硬掩模材料。HAR 蚀刻需采用极端工艺,必须采用越来越难以蚀刻的硬掩模材料。这样的硬掩模材料在蚀刻步骤后也更难以去除。

  除了干法蚀刻机台和工艺创新, 3D NAND 所需的 HAR 特性、硬掩模材料以及后续制程相关材料研发工艺步骤也需要开发相应对策, 以实现关键蚀刻工艺的稳定性、可重复性和最优化。

  图 3: Si3N4 相 对于SiO2 的选择性去除。这是制造单元堆叠的重要步骤,而且顶部和底部必须满足同样的规格。

  随着 3D NAND 的堆叠越来越高, 硅通道越来越长,元件速度受通道中电子迁移率及电子迁移行程延长所限制。制造商能够通过在导电硅通道中掺杂物质,以提高导电硅通道中的电子迁移率,来补偿元件减速效应。目前已知的是掺锗可以改善电子迁移率,目前正用于开发3D NAND 工艺。这项工艺的要求是在直径约 50nm、深数微米的

  HAR 硅通道中做均匀掺杂。供应商正在努力寻找为这种应用提供锗掺杂的更有效方法。目前公认有效的是采用纯锗烷,取代现行的使用氢稀释锗烷的做法。要实现最大限度地提高通道的导电性、同时保持元件的运行速度的目的,就要多方寻求最佳解决方案。

  图 4: 随着硅通道变长,增加电子的迁移率变得至关重要。

  如前所述,3D NAND 中阶梯结构的目的是连接 NAND 堆叠底部的单元,使钨 (W) 沉积能够从外围电路连接单元控制栅的字线。每一层单元形成一个台阶,随着单元堆叠得更多,阶梯变得越来越长。这就需要沿着阶梯长度(顶部到底部约 10µm)配置越来越长的导体,从而导致信号延迟, 影响元件速度。改善信号延迟可能需要用其他导体替代钨,例如钴、钌或钼,这些金属在较薄的状态下,具有较低的电阻率,有助于保持元件的整体性能。业界已经开始开发,以便在这些极端 HAR 条件下利用原子层沉积 (ALD) 方式,成长达到单元堆叠的顶部和底部同时具有均匀的薄膜。为解决极端纵横比制程中相关的难题,一些 3D NAND 制造商正在研究串堆叠,即将多个 96 层结构彼此堆叠的工艺。这种方法可减少因为极端纵横比造成蚀刻和沉积方面越来越多的问题,但即使采用串堆叠,阶梯长度还是会增加,W 字线仍然不能过度刻蚀。此时就需要使用特殊配制化学品。

  在上游供应链就进行缺陷控制

  在 3D NAND 工艺中,工艺纯度和缺陷控制至关重要。较大芯片尺寸和传统 NAND 闪存单元对于缺陷的容差大于较小尺寸和复杂结构。实际上,随着 3D 堆叠中晶体管数量的增加,一个缺陷可能会遮蔽多个存储单元,进而影响整个存储体的性能。因此,必须识别所有潜在的污染区域并采取适当的措施以去除来自于蚀刻腔、材料杂质、不适合的化学品过滤装置、晶圆载体设备和光刻胶中的泡沫等污染源所产生的缺陷。

  在极端 HAR 离子蚀刻步骤中,蚀刻机内部蚀刻腔体长时间暴露于高能量离子和高温制程中,腔体本身会受侵蚀导致颗粒脱落。传统上,为了抵挡腐蚀性离子的侵蚀,蚀刻腔部件会喷涂一层氧化钇 (Y2O3),如图 5 所示。这种涂层对于微电子工程师来说是非常粗糙的。这种粗糙的涂层会导致大量的小颗粒和污染物脱落。这就需要使用物理气相沉积 (PVD) 或等离子增强化学汽相沉积等技术来沉积更高质量的 Y2O3 层。该沉积层密度越高,表面越平滑,晶圆缺陷相对就越少。

  图 5. PVD 硅表面与等离子喷涂表面的对比。

  ALD 工艺也是如此。最近,对于高质量涂层测试需求的增加已扩展到 ALD 腔体和机台零件。由于利用 ALD 工艺来沉积存储单元层中使电荷流通的通道,对任何金属杂质污染都非常敏感。任何与 ALD 制程中化学前躯物会接触的表面都是潜在的污染源。包含输送系统中、管道、阀门和仪表的任何内部部件,都可能需要借助涂层技术防止污染物。

  零件涂层是高度定制化工艺。某些情况下,PVD 就足够了,但需要覆盖具有极端台阶存在的任何部件就需要 ALD 工艺。尽管最初针对高质量涂层在蚀刻和沉积腔部件的需求来自于 3D NAND 规格,但高端逻辑制造商 IDM 也越来越注重此涂层的质量需求。

  随着元件在几何尺寸上不断缩小,每一代 3D NAND 对污染物也越来越敏感。材料纯度至关重要,因为任何缺陷对元件性能的影响越来越大。材料纯度控制越来越关键。

  此外,控制存储单元构造中的污染对于提升晶圆良率和可靠性也至关重要。首先是和每片晶圆直接接触的化学品。正因如此,芯片制造商不断强烈要求化学品供应商,提供更高的纯度。提高化学品纯度是在晶片制造过程中实现工

  艺清洁以提高元件良率的第一步。因此,与能够大批量制造的供应商合作非常关键,他们必需要拥有先进的质量制造管控措施、洁净的包装和物流(如包括温度控制运输)。

  考虑到大量通道通孔(每片芯片超 20 亿个)的存在以及先进 3D NAND 元件的堆叠厚度增加,在每一代技术中,蚀刻步骤产生副产物的数量变得越来越重要。此外,由于工艺步骤繁多,一批晶圆通常会长时间置于 FOUP 的微环境中以等待下一阶段制程。在这种情况下,蚀刻所产生任何残留在晶片上的副产物可能会被吸附至 FOUP 内部表面, 在等待期会被转移到其他晶圆上,以致造成其他晶圆的缺陷。为防止副产物在微环境中的再吸附,一种创新解决方案应运而生:使用内部涂有阻隔材料的聚碳酸酯 FOUP。这样可以更有效地抽走副产物,从而减少缺陷的产生。

  对于深蚀刻结构,定义无定形碳硬掩膜层需要非常厚的高粘度光阻剂层 ( ~ 1000 cps)。这种高粘度会导致光阻分配期间产生微泡,在随后的图案转移化中成为缺陷。在大尺寸技术晶圆厂中,晶圆上产生气泡并不重要;然而,因为尺寸较小(例如,通道直径约为 50 nm),3D NAND 工艺对光刻缺陷更为敏感。为了有效地减少气泡,需要一种新颖的泵送方式来传送高粘度光阻剂。

  为此,泵送系统开发了出来,用于过滤、去除气泡和分配高粘度光阻剂。这个两级泵系统拥有一个重要特征,那就是在两个泵之间安装一个过滤器。在没有泵送状态下,光阻剂经过过滤器进入第二级泵,在不限制流量下将气泡释放。理想情况下,该泵是联网的,集成流量计可以通过网络将分配量上传至晶圆厂参数监控系统。

  另一种减少气泡可能性的方法是利用在原来光阻瓶内置放另一包装袋概念。将光阻剂置放于此一洁净的包装袋内。当瓶子和包装袋之间的空间被加压,即能有效地将光阻剂挤出到机台上。一方面可以减少光阻剂和原来光阻瓶材料之间的直接接触,有助于避免光阻剂被污染的问题,另外也消除在原来没有另一包装袋的光阻瓶设计中,因光阻剂逐步使用后所产生的顶部空气所造成的气泡,此气泡会在泵送过程中被夹带而造成图案转移化中形成为缺陷。

  总之, 当下和未来的污染控制进展对于为了实现增加层数、缩小尺寸的高级芯片开发所需的工艺洁净至关重要。为了确保芯片制造工艺洁净,整个半导体生态系统必须共同努力,确定潜在的污染源并开发合适的解决方案。

  总结

  随着工艺缩小,达到二维平面 NAND 闪存的极限,同时3D NAND 单元层堆叠技术不断进步,一系列与堆叠(而非尺寸缩小)相关的工艺挑战涌现出来。应对这些挑战需要各种创新:

  • 针对极端 HAR 蚀刻,创新包括所有相关的硬掩膜材料和副产物管控

  • 减少缺陷,必须满足对于先进制造中的污染物控制需求,

  • 提高通道电子迁移率和周边电路的电导率以解决存储元件减速问题

  • 精确构建对于存储单元不断在几何尺寸上持续极端缩小的解决方案

  IDM、OEM 及整个供应链中的材料制造商/污染控制专家需密切合作,在可预见的未来继续实现3D NAND 工艺创新。随着垂直单元堆叠架构明显向 128、256 甚至更高层数迈进,业界将实现更高的性能、更可靠的元件、更高的容量和更低的每存储单元比特成本。

  Entegris 在提高 3D NAND 性能、可靠性和良率解决方案

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关键词: NAND 闪存

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