为降低EUV光刻成本,SK海力士将转向“4F²”结构的3D DRAM
8月13日消息,据Thelec报道,SK 海力士研究员Seo Jae Wook 周一在韩国首尔举办的产业会议中指出,自从1c纳米制程DRAM 商业化之后,极紫外光(EUV)光刻制程成本将快速攀升,SK海力士计划开发3D DRAM以进一步控制成本。
Seo Jae Wook 认为,现在是确认使用EUV制造DRAM 是否有利可图的时刻,目前公司考虑未来DRAM 制造采用垂直栅极(VG)技术,即所谓的“3D DRAM”。
所谓的垂直栅极技术是DRAM制造商内部所称的“4F²”结构,这是一种经过大量研究的单元阵列结构,其中晶体管以垂直方式堆叠,也就是3D DRAM。三星将这种3D DRAM 称为“垂直通道晶体管”(vertical channel transistor,简称VCT)。
4F²结构从下而上依序为源极(source)、闸极(gate)、汲极(drain)和电容器(capacitor)。字元线(Word Line)连接到闸极,位元线(Bit Line)则连接到源极。与6F² DRAM 相比,采用这种单元阵列可将芯片表面面积减少30%。
知情人士表示,三星和SK 海力士目标是10nm制程以下的DRAM 应用4F²技术。SK 海力士的Seo Jae Wook 认为,采用VG 或3D DRAM 制程设计,可将EUV 制程成本降一半。
三星此前宣布成功将3D DRAM 堆叠到16 层,但表示现在不是量产阶段,而是可行性验证阶段。
编辑:芯智讯-林子
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