Cadence发布了Cadence Virtuoso Multi-Mode Simulation (MMSIM 6.2版)。这是电子设计工业内首个端到端的定制IC模拟与验证解决方案，使用通用、全集成的网表和模型数据库来仿真射频、模拟、存储器和混合信号设计及设计模块。这款突破性产品能够让设计者在仿真引擎间自由切换，而不会产生任何兼容或解释问题，从而提高了一致性、精确性和设计覆盖面，同时缩短了时间周期并降低了风险。整体效果是该产品降低了采用、支持和拥有成本，并
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CADENCE IC仿真 测量 测试 验证方案
Cadence宣布基于65纳米通用功率格式（CPF）面向Common Platform技术的参考流程即日上市。该参考流程是Cadence与Common Platform联盟之间长期合作的最新成果，该联盟的成员企业包括IBM、特许半导体制造和三星。 Cadence与Common Platform技术合作伙伴紧密合作，开发65纳米流程。它基于Cadence数字IC设计平台，包含Encounter Timing System和CPF，可加快低功耗系统级芯片（So
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65纳米 Cadence 消费电子 消费电子
CADENCE发布了Cadence Encounter 数字IC设计平台的最新软件版本，增加了业内领先的功能特性，包括全芯片优化、面向65纳米及以下工艺的超大规模混合信号设计支持，具有对角布线能力的Encounter X Interconnect Option，以及之前已经公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗设计。新平台提供了L、XL和GXL三种配置，为先进半导体设计提供更佳的易用性，更短的设计时间以及更高的性能。 “最新版本Enc
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CADENCE DFM ENCOUNTER 电源技术 模拟技术 EDA IC设计
Cadence设计系统公司发布Cadence Encounter® 数字IC设计平台的最新软件版本，增加了业内领先的功能特性，包括全芯片优化、面向65纳米及以下工艺的超大规模混合信号设计支持，具有对角布线能力的Encounter X Interconnect Option，以及之前已经公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗设计。新平台提供了L、XL和GXL三种配置，为先进半导体设计提供更佳的易用性，更短的设计时间以及更高的性能。
“最新版本Encounter平台的发
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Cadence IC设计 单片机 嵌入式系统 EDA IC设计
Cadence设计系统公司发布了面向Cadence® Allegro® PCB设计的Global Route Environment技术。这一革命性的技术结合了图形化的互连流规划架构和层次化全局布线引擎，为PCB设计人员提供了自动、智能的规划和布线环境。作为首个将智能自动化引入前所未有领域的自动布线解决方案，Global Route Environment 技术代表了一次意义重大的飞跃，并建立了一种全新的PCB设计规
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Cadence设计系统公司今日发布了面向Cadence® Allegro® PCB设计的Global Route Environment技术。这一革命性的技术结合了图形化的互连流规划架构和层次化全局布线引擎，为PCB设计人员提供了自动、智能的规划和布线环境。作为首个将智能自动化引入前所未有领域的自动布线解决方案，Global Route Environment 技术代表了一次意义重大的飞跃，并建立了一种全新的PCB设计规范。
该技术问世之前，PCB设计人员要花费几周或几个月的时间
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Cadence PCB 单片机 嵌入式系统 PCB 电路板
CADENCE宣布四家亚太芯片设计公司——Altek 公司、互芯集成电路有限公司（CoolSand Technologies）、韩国电子通信研究院(ETRI)以及 Moai电子公司已经选择具有全局综合技术的 Cadence® Encounter® RTL Compiler解决方案，以改良芯片设计，加快上市时间。Encounter RTL Compiler综合与Encounter Confo
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Cadence宣布飞思卡尔半导体公司已经采用Cadence Analog Mixed Signal (AMS) Methodology Kit。飞思卡尔是无线、网络、汽车、消费和工业市场的嵌入式半导体设计及制造的全球领先企业。飞思卡尔已经采用AMS Methodology Kit以应用高级AMS技术、流程和方法学的主要功能。通过使用Cadence锦囊作为其基础方法学，飞思卡尔能够更加迅速地获取并在全球实施、内部开发世界级设
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CADENCE 单片机 飞思卡尔 混合信号 流程开发 模拟 嵌入式系统
Cadence推出了Cadence Low-Power Solution，这是用于低功耗芯片的逻辑设计、验证和实现的业界第一套完全集成的、标准化的流程。Cadence Low-Power Solution将领先的设计、验证和实现技术与Si2 Common Power Format （CPF）相集成，为IC工程师提供端到端的低功耗设计方案。CPF是在设计过程初期详细定义节约功耗技术的标准化格式。通过在整个设计过程中保存低功耗
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在ARM公司, Virage Logic Corporation 公司和Altos Design Automation公司的支持下,Cadence设计系统公司、Magma®公司和Extreme DA宣布，在Si2组织的Open Modeling Coalition框架下成功开发出一种全新的标准统计分析库格式。这种开放的统计库格式是基于电流源模型。其开发目的除了促进65纳米及以下工艺节点的设计工具和方法学之
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CADENCE DA MAGMA和EXTREME Si2 电源技术 模拟技术 统计分析 行业标准库格式
Cadence 设计系统公司与中芯国际集成电路制造有限公司宣布，两家公司已经联合开发出低功耗数字设计参考流程，支持SMIC先进的90纳米工艺技术。该设计参考流程包含对Cadence® Encounter®时序系统的支持，以满足设计师为计算机、消费电子、网络及无线产品市场开发集成电路越来越高的需求。 该设计参考流程结合了Cadence Encounter数字IC设计平台和Cadence可制造性设计(DFM）技术，攻克
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90纳米 CADENCE 单片机 低功耗 工业控制 解决方案 嵌入式系统 通讯 网络 无线 中芯国际 工业控制
Cadence设计系统有限公司今日宣布推出业界第一套完整的能够推动SiP IC 设计主流化的EDA产品。 Cadence解决方案针对目前SiP设计中依赖 ‘专家工程’的方式存在的固有局限性，提供了一套自动化、 整合的、可信赖并可反复采用的工艺以满足无线和消费产品不断提升的需求。这套新产品包括Cadence® Radio Frequency SiP Methodology Kit， 两款新的
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Cadence EDA IC设计 EDA IC设计
TensilicaÒ宣布增加了自动可配置处理器内核的设计方法学以面对90纳米工艺下普通集成电路设计的挑战。这些增加支持Cadence和Synosys工具的最新能力，包括自动生成物理设计流程脚本，自动输入用户定义的功耗结构以及支持串绕分析。 Tensilica利用Synopsys的Power Compiler™的低功耗优化能力，同时在Xtensa LX内核和所有设计者自定义的扩展功能中自动的插入精细度时钟门控，从而降低动态功耗。新自动生成的Xtensa布线脚本可
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Cadence Synopsys Tensilica 支持
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Cadence Design Systems Inc.是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。其解决方案旨在提升和监控半导 [
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