- Cadence设计系统公司与半导体晶圆厂UMC公司宣布推出面向最新的Cadence® Virtuoso®定制设计平台(IC6.1)版本的UMC 65纳米晶圆厂设计工具包(FDKs)。这一工具包将为设计师提供逻辑/模拟模式65纳米标准性能(SP)和逻辑/模拟模式65纳米低漏电(LL)工艺。Cadence Virtuoso技术有助于加速、混合信号和RF器件的精确芯片设计。
“这种65纳米RF设计工具包的推出将会帮助我们的客户更快地意识到我们的经过产品验证的65纳米SP 和RF LL技
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- 45nm节点被称为IC设计的分水岭，因为在这一节点，不仅半导体材料特性、光刻技术已经接近极限，而且EDA工具也要面临更高层次抽象、创新平台、DFM、多电源域等诸多新挑战，针对这一节点上的EDA工具开发需要更多创新的思维和策略。因为挑战很多，所以业界人士对45nm的芯片设计和制造未来忧心忡忡。不过，欣喜的是，在9月11日硅谷的CDNLive!用户会议上，Cadence向领先的半导体设计者和经理们展示了自己的45nm设计流程。其对应的产品Cadence Encounter数字设计平台因采用了创新的思维和策
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- Cadence设计系统公司与领先的ASIC和硅智产(SIP)无晶圆IC设计公司智原科技宣布智原已经采用Cadence® VoltageStorm® 功率分析技术进行低功耗签收，并支持智原的尖端低功耗设计。智原使用VoltageStorm的静态和动态功率分析检验其高级低功耗设计技术，包括功率门控、去耦合电容优化和多电源多电压(MSMV)规划。
智原有一套现成的功率分析解决方案，目前已经成功发展到90纳米级别。不过由于意识到了65纳米及以下级别低功耗签收带来的新技术挑战，智原对目前市
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嵌入式系统 单片机 Cadence IC ASIC MCU和嵌入式微处理器
- Cadence设计系统公司宣布推出Virtuoso Passive Component Designer，这是一种面向电感、变压器和传输线设计、分析与建模的完整流程。这种新技术让模拟与RF设计师能够轻易掌握无源元件的设计，迅速开发出复杂的无线SoC和RFIC。Virtuoso Passive Component Designer从感应系数、Q值和频率等设计规范开始，帮助设计师为他们的特定应用和工艺技术自动生成最适宜的感应器件，实现更高的性能和更小的面积。内置的精确3D全波解算器用于检验生成的器件，不再
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- Cadence设计系统公司，宣布G2 Microsystems已经使用Cadence®低功耗解决方案开发了创新的无线移动跟踪设备。这种完整、集成的且易用的流程，基于Si2标准的通用功率格式(CPF)，让G2 Microsystems能够实现更快上市以及超低功耗的目标。
G2 Microsystems总部位于加州坎贝尔市，专门设计和制造超低功耗、特定用途的Wi-Fi解决方案，用于实时方位跟踪、无线传感、移动设备和资产跟踪标识等用途。该公司利用其低功耗Wi-Fi专业技术以及全面应用Caden
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- 中芯国际集成电路制造有限公司与Cadence设计系统有限公司，今天宣布 SMIC 正推出一种基于通用功率格式 (CPF) 的90纳米低功耗数字参考流程，以及兼容 CPF 的库。SMIC 还宣布其已经加盟功率推进联盟 (PFI)。
这种新流程使用了由 SMIC 开发的知识产权，并应用了 Cadence 设计系统有限公司 (Nasdaq: CDNS) 的低功耗解决方案，其设计特点是可提高生产力、管理设计复杂性，并缩短上市时间。这种流程是 Cadence 与 SMIC 努力合作的结晶，进一步强化了彼此
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- Cadence设计系统公司与飞利浦创办的独立公司NXP半导体，今天宣布他们已经签订一项为时数年的战略协议，改协议将Cadence®定位为NXP的首选电子设计自动化(EDA)解决方案合作伙伴。
此次与Cadence加强战略合作的举动将会让NXP简化其供应链，并通过稳定而可靠的自动化集成电路(IC)设计及验证产品提高其运作效率。此举是两家公司超过15年的合作关系史上的一座重要的里程碑。
本协议为Cadence和NXP提供了一个框架，以开发和开展需要的IC设计和设计验证方法学，从而进一步
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- Cadence设计系统公司布了一系列用于加快数字系统级芯片（SoC）设计制造的新设计产品。这些新功能包含在高级Cadence®SoC与定制实现方案中，为设计阶段中关键的制造变化提供了“设计即所得” (WYDIWYG)的建模和优化。这可以带来根据制造要求灵活调整的物理实现和签收能力，便于晶圆厂的签收。
今天在硅谷的CDNLive!用户会议上，Cadence向领先的半导体设计者和经理们展示了自己的45nm设计流程。其对应的产品Cadence Encounter®数字IC设计平台7.1版本将
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- Cadence设计系统公司发布了面向无线和消费电子系统级芯片（SoC）设计的业界最全面的商用的验证锦囊，帮助工程师们采用先进的验证技术，减少风险和应用难度，以满足上市时间要求。 Cadence® SoC功能验证锦囊提供了一种经过验证的端到端方法学，它从模块级验证延伸至芯片和系统级高级验证，并包含用于实现和管理的自动化方法学。该锦囊可提供完整的实例验证规划、事务级和时序精确的模型、设计和验证IP、脚本和库文件——它们都在无线领域的一些具有代表性的设计上得到了验证，并提供实用的技术
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- Cadence设计系统公司与Mentor Graphics Corp.宣布他们将会让一种基于IEEE Std. 1800TM-2005 SystemVerilog标准的验证方法学标准化。开放式验证方法学（Open Verification Methodology, OVM）将会面向设计师和验证工程师带来一种不受工具约束的解决方案，促进数据的可移植性和可互用性。它实现了SystemVerilog的承诺，拥有基于验证IP（VIP）
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嵌入式系统 单片机 CADENCE MENTOR GRAPHICS 嵌入式
- Cadence设计系统公司和中芯国际共同宣布，一个支持射频设计方案的新的0.18微米SMIC CMOS射频工艺设计工具包将正式投入使用。 新的0.18微米SMIC CMOS射频工艺设计工具包(PDK)已成功通过验证，正式进入中国射频集成电路设计市场。其验证包括代表性设计IP的硅交互作用测试，如PLLs，集中于仿真结果和快速设计寄生。 新方案使中国无线芯片设计者可得到必要的设计软件和方法学，以达到确保符合设计意图的集成电路表现,可缩短并准确的预测设计周期。作为合作方，为了普遍推广，Cad
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消费电子 嵌入式系统 单片机 Cadence 中芯国际
- Cadence设计系统公司和中芯国际，共同宣布，一个支持射频设计方案的新的0.18微米SMIC CMOS射频工艺设计工具包将正式投入使用。 新的0.18微米SMIC CMOS射频工艺设计工具包(PDK)已成功通过验证，正式进入中国射频集成电路设计市场。其验证包括代表性设计IP的硅交互作用测试，如PLLs，集中于仿真结果和快速设计寄生。 新方案使中国无线芯片设计者可得到必要的设计软件和方法学，以达到确保符合设计意图的集成电路表现,可缩短并准确的预测设计周期。作为合作方，为了普遍推广，Ca
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- Cadence设计系统公司宣布，Cadence® SiP（系统级封装）技术现已同最新版的Cadence Virtuoso® 定制设计及Cadence Encounter®数字IC设计平台集成，带来了显著的全新设计能力和生产力的提升。通过与Cadence其它平台产品的整合，包括Cadence RF SiP Methodology Kit在内，Cadence提供了领先的SiP设计技术。该项新的Cadence SiP技术提供了一个针对自动化、集成、可靠性及可重复性进行过程优化的专家级
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Cadence SiP
- Cadence联合Tensilica公司共同宣布，Tensilica在支持其钻石系列和Xtensa IP核的CAD流程中开始支持Cadence公司Encounter RTL Compiler进行全局综合。Encounter RTL Compiler的全局综合功能使Tensilica的客户能够利用Tensilica公司IP核设计出更小、更快且更低功耗的微处理器产品。
作为Cadence OpenChoice IP计划成员之一，Tensilica结合Encounter RTL Compiler和其市
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- Cadence设计系统公司发布Cadence®Allegro®系统互连设计平台针对印刷电路板（PCB）设计进行的全新产品和技术增强.改进后的平台为约束驱动设计提供了重要的新功能，向IC、封装和板级设计领域的设计团队提供新技术和增强以提升易用性、生产率和协作能力，从而为PCB设计工程师树立了全新典范。 “随着供电电压下降和电流需要增加，在设计PCB系统上的功率提交网络(Power Delivery Network)过程中必须考虑封装和IC特性,”华为公司SI经
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Cadence Design Systems Inc.是全球最大的电子设计技术(Electronic Design Technologies)、程序方案服务和设计服务供应商。其解决方案旨在提升和监控半导 [
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