TSMC的40nm工艺已经达到极限

　　我们已经听到太多关于TSMC在其40nm工艺上提升良率的难处，在这篇文章里，我从这些消息里进行揣测，并推断出是什么原因阻止晶圆代工厂获得可接受的良率。

　　最近，关于TSMC在40nm工艺的GPU生产过程中出现的超级低的良率的传言很多，这个传言最初的来源是FBR Capital Markets的Mehdi Hosseini写的一篇报告，而EE Times的编辑Mark LaPedus引用了Hosseini的说法，“我们相信良率低到了20%到30%”。两家图形芯片巨头和其他TSMC的大客户对该情况非常不满意，而TSMC也不得不低声下气的承认了要在40nm提升良率“非常有挑战性”。

　　根据这篇报告，Hosseini还推测张忠谋(Morris Chang)回归晶圆厂参与日常工作主要是40nm工艺的低良率造成的，但其实并没有人会怀疑蔡力行(Rick Tsai)博士在处理这种情况下的管理能力。这样看来，这样做最有可能的目的是消除市场的恐慌。

　　正如我的一个同事指出的，这是新的工艺下进行ASIC设计时出现的很自然的现象。虽然北电(Nortel)也出现了这样的事情，但如果你报废了你四分之三的产品，你还怎么做生意呢?看看北电现在的情况吧。当然，我只是开个玩笑，北电的管理层不需要那么多技术问题就能让公司垮掉。

　　我的问题是：“在一个工艺节点成熟之前，一家无晶圆公司就贸然进入，他能获得什么呢?”另一个消息可靠的同事说是Nvidia的客户逼着Nvidia采用该工艺的，他们认为工艺节点的缩小将有助降低Nvidia的GPU的生产成本，也许今天不行但接下去一定行。当然，这些客户并不理会，如果Nvidia等到TSMC可以提供更高的良率时再进入，这样可以节约多少成本。

　　这与DigiTimes对Nvidia转移到40nm工艺的报道不谋而合。Nvidia目前转移到40nm的产品是只为OEM做的，他们自己品牌的产品会在迟一些的时候转移过去。

　　但到现在为止还没有人强调良率提升“挑战”的可能的信息来源。经过同事们的内部投票和外部网络包括LinkedIn的调查，主要的因素可以概括为下面四点：

• e-SiGe 源极/漏极的采用
• low-k互联堆栈的力学稳定性
• 粒子控制(Particle control)
• 孔栅(Via fences)

　　粒子控制一直都是一个问题，所以那只是一个假设。我认识的人没有谁能够说清楚内部的信息，所以也就无从得知。类似的，没有人确切知道TSMC是不是首次采用了e-SiGe。

　　但对TSMC 40nm工艺制造的两款完全不同的芯片的分析显示，在后端制造上还是不一样的。Semiconductor Insights高级工艺分析师Xu Chang已经彻底地分析了Altera Stratix IV和Nvidia GPU两款40nm芯片。这两款TSMC制造的40nm产品因为应用的不同有细微的差别。Altera PFGA采用宽松的设计规范，采用更大的门长度和更厚的门氧化物。然而，该裸片体积差不多是GPU的三倍(大概400平方毫米)，这增加了消除粒子失效的机会。更小的GPU设计性能更高，但结果是必须承受低良率的可能性。