详细讲解Vivado设计套件带来的益处

Vivado HLS 把ELS带入主流

可能Vivado 设计套件采用的众多新技术中，最具有前瞻性的要数新的Vivado HLS（高层次综合）技术，这是赛灵思2010 年收购AutoESL 后获得的。在收购这项业界最佳技术之前，赛灵思对商用ESL 解决方案进行了广泛评估。市场调研公司BDTI 的研究结果帮助赛灵思做出了收购决策（见赛灵思中国通讯杂志第36 期“BDTI研究认证以DSP为核心的FPGA设计的高层次综合流程 ”http://china.xilinx.com/china/xcell/xl36/2-7.pdf）。

Feist 表示：“Vivado HLS 全面覆盖C、C++、SystemC，能够进行浮点运算和任意精度浮点运算。这意味着只要用户愿意，可以在算法开发环境而不是典型的硬件开发环境中使用该工具。这样做的优点在于在这个层面开发的算法的验证速度比在RTL 级有数量级的提高。这就是说，既可以让算法提速，又可以探索算法的可行性，并且能够在架构级实现吞吐量、时延和功耗的权衡取舍。”

设计人员使用Vivado HLS 工具可以通过各种方式执行各种功能。为了演示方便，Feist 讲解了用户如何通过一个通用的流程进行Vivado HLS 开发IP 并将其集成到自己的设计当中。

在这个流程中，用户先创建一个设计C、C++ 或SystemC 表达式，以及一个用于描述期望的设计行为的C 测试平台。随后用GCC/G++或Visual C++ 仿真器验证设计的系统行为。一旦行为设计运行良好，对应的测试台的问题全部解决，就可以通过Vivado HLS Synthesis 运行设计，生成RTL 设计，代码可以是Verilog，也可以是VHDL。有了RTL 后，随即可以执行设计的Verilog 或VHDL 仿真，或使用工具的C封装器技术创建SystemC 版本。然后可以进行System C架构级仿真，进一步根据之前创建的C 测试平台，验证设计的架构行为和功能。

设计固化后，就可以通过Vivado 设计套件的物理实现流程来运行设计，将设计编程到器件上，在硬件中运行和/或使用IP 封装器将设计转为可重用的IP。随后使用IP 集成器将IP 集成到设计中，或在系统生成器(System Generator) 中运行IP。

图三– Vivado HLS 支持设计团队直接从系统级开始他们的设计.

这只是使用该工具的方法之一。实际上在即将发行的赛灵思Xcell杂志中，安捷伦的Nathan Jachimiec 和赛灵思的Fernando Marinez Vallina 将介绍如何使用Vivado HLS 技术（在ISE设计套件的流程中称为AutoESL 技术）为安捷伦开发UDP 包引擎。

VIVADO 仿真器

除了Vivado HLS，公司还为该套件新开发了一种同时支持Verilog 和VHDL 的混合语言仿真器。Feist 表示，只需要单击鼠标，用户就可以启动行为仿真，然后从集成波形查看器中查看结果。通过采用最新性能优化的仿真内核，可加速行为级仿真速度，执行速度比赛灵思ISE 设计套件仿真器快三倍。采用硬件协仿真，门级仿真速度则可加快100 倍。

2012供货情况

之前赛灵思ISE 设计套件针对不同类型设计者（逻辑，嵌入式，DSP和系统）所发行的四个版本，赛灵思将推出Vivado 设计套件的两个版本。其中，Vivado 基础设计版本包括新型IP 工具和Vivado的综合-比特流流程。而Vivado 系统版本则包括设计版本的所有工具、系统生成器和赛灵思的最新Vivado HLS 工具。

Vivado 设计套件2012.1 版本目前已随早期试用计划推出。如需了解更多详情，敬请联系您所在地的赛灵思代表。2012.2 版本将于第二季度中期公开发布，今年晚些时候还将推出WebPACK。目前支持服务尚未到期的ISE 设计套件用户除了ISE之外，将免费得到全新的Vivado 设计套件。

对使用28nm 器件之前器件的用户，赛灵思将继续提供对ISE 设计套件的支持。如需了解更多Vivado详情，敬请访问www.xilinx.com/design-tools。