详细讲解Vivado设计套件带来的益处

简化工程变更单（ECO）

增量流量让快速处理小的设计更改成为可能，每次更改后只需重新实现设计的一小部分，使迭代速度更快。它们还能在每个增量变化之后实现性能的表现，从而无需多个设计迭代。为此，Vivado设计套件还包括对一个流行的ISE FPGA编辑器工具的新的扩展，称为Vivado器件编辑器。Feist说，在一个布局布线设计上使用Vivado器件编辑器，设计师现在有能力去做移动单元，重新布线，连接一个寄存器输出作为调试管脚，修改DCM或者查找表（LUT）的参数的工程变更单（ECO）——在设计周期的后期，无需通过返回设计重新综合和实现。他说，目前行业没有任何其他FPGA设计环境可以提供这种级别的灵活性。

基于业界标准而打造

四年半前，当赛灵思开始从头打造Vivado设计套件的时候，架构打造的首要任务，就是用标准的设计环境代替专有格式。致力于打造一个开放的环境，让客户能够用EDA 工具和第三方IP 进行扩展。例如，Vivado 设计套件可支持SDC（Synopsys 设计约束）、ARM AMBA AXI 4 IP互联标准、IP-XACT IP封装和交付标准，并且在新环境中提供了强大的互动TCL 脚本功能。。

流程自动化，非流程强制化

在Vivado 设计套件构建过程中，赛灵思工具团队遵循这样的原则“自动化设计方式，不强制设计方式”。Feist 说：“不管用户用C、C++、SystemC、VHDL、Verilog、System Verilog、MATLAB 还是Simulink 开始编程，也不管他们用的是我们的IP 还是第三方的IP，我们提供了一种实现所有流程自动化，帮助客户提高生产力的方法。我们还充分考虑到我们的用户的各种技能水平和偏好，既能满足需要全按键式流程的客户的要求，也能满足在设计流程的每一步都进行分析的客户的要求，甚至还能满足那些认为用GUI 的是低手，喜欢用TCL 以命令行或批处理模式完成全部设计流程的客户的要求。用户能够根据自己的特定需求，选用套件功能。”

为进一步增强所有用户的设计体验，赛灵思在Vivado 设计套件中加入了某些奇妙的新功能，同时为深受客户赞誉的FPGA 编辑器增加了芯片编辑器功能。

IP 封装器、集成器和目录

赛灵思的工具架构团队把重点放在新套件专门的IP 功能设计上，以便于IP 的开发、集成与存档。为此，赛灵思开发出了IP 封装器、IP 集成器和可扩展IP 目录三种全新的IP 功能。

Feist 表示：“今天很难找到不采用IP 的IC 设计。我们采用业界标准，提供专门便于IP 开发、集成和存档/维护的工具，这都有助于我们生态系统合作伙伴中的IP 厂商和客户快速构建IP，提高设计生产力。目前已有20 多家厂商提供支持该最新套件的IP。”

采用IP 封装器，赛灵思的客户、赛灵思公司自己的IP 开发人员和赛灵思生态环境合作伙伴可以在设计流程的任何阶段将自己的部分设计或整个设计转换为可重用的内核，这里的设计可以是RTL、网表、布局后的网表甚至是布局布线后的网表。IP 封装器可以创建IP 的IP-XACT 描述，这样用户使用新型IP 集成器就能方便地将IP 集成到未来设计中。IP 封装器在XML 文件中设定了每个IP 的数据。Feist 说一旦IP 封装完成，用IP 集成器功能就可以将IP 集成到设计的其余部分。

Feist 说：“IP 集成器可以让客户在互联层面而非引脚层面将IP 集成到自己的设计中。可以将IP 逐个拖放到自己的设计图（canvas）上，IP 集成器会自动提前检查对应的接口是否兼容。如果兼容，就可以在内核间划一条线，然后集成器会自动编写连接所有引脚的具体RTL。”

Feist 表示：“这里的重点是可以取出已用IP 集成器集成的四五个模块的输出，然后通过封装器再封装。这样就成了一个其他人可以重新使用的IP。这种IP 不一定必须是RTL，可以是布局后的网表，甚至可以是布局布线后的网表模块。这样可以进一步节省集成和验证时间。”

第三大功能是可扩展IP 目录，它使用户能够用他们自己创建的IP 以及赛灵思和第三方厂商许可的IP 创建自己的标准IP 库。赛灵思按照IP-XACT 标准要求创建的该目录能够让设计团队乃至企业更好的组织自己的IP，供整个机构共享使用。Feist 称赛灵思系统生成器(System Generator) 和IP 集成器均已与Vivado 可扩展IP 目录集成，故用户可以轻松访问编目IP 并将其集成到自己的设计项目中。

Vivado 产品营销总监Ramine Roane指出：“以前第三方IP 厂商用Zip 文件交付的IP格式各异，而现在他们交付的IP，不仅格式统一，可立即使用，而且还与Vivado 套件兼容。”