CoWoS不够用了？ 台积电CoPoS成新解方！ 3大红利族群现身

随着AI算力需求狂飙，芯片面积不断放大，传统12吋晶圆封装逐步逼近极限，台积电CoPoS浮上台面，成为产业高度关注的下一世代解决方案。 同时，这场从圆走向「方」的转变，也将带来制程、设备与材料体系的全面重构，相关供应链迎接新一波需求浪潮。

近年来，随着摩尔定律逐渐走到极限，半导体产业的发展重心也逐步从单纯的纳米制程微缩，朝向先进封装技术的突破。 而随着云端服务供应商对大型语言模型的训练需求不断升级，AI加速器芯片的设计趋势，不可逆地朝向整合更多的运算核心与更高容量的高带宽记忆体（HBM）发展。 在这样的架构演进之下，单一芯片的效能提升已逐渐受限，如何在封装层级实现高密度互连与系统整合，成为推动运算能力持续扩展的关键。

在这样的背景下，CoWoS（Chip-on-Wafer-on-Substrate）成为目前最具代表性的先进封装技术之一。 从结构上来看，CoWoS可拆解为两个关键阶段，首先是CoW（Chip-on-Wafer），即将多颗芯片（如GPU/HBM）以微凸块（micro-bump）方式贴装于硅中间层（silicon interposer）之上; 其次是WoS（Wafer-on-Substrate），即将完成互连的整体晶圆结构再贴装至封装基板（通常为ABF）。 透过这样的分层整合方式，CoWoS能在硅中间层上实现远高于传统基板的布线密度，使逻辑芯片与内存之间可建立大量且高速的讯号通道。

从圆到方 封装平台大转变

这种架构的核心价值，在于将原本受限于单一芯片尺寸与I/O数量的系统，透过中间层整合为一个高带宽、低延迟的模块。 特别是在AI与高效能运算应用中，HBM与运算芯片之间往往需要数千条以上的信号连接，CoWoS所提供的高密度RDL能力，使其成为目前最成熟且已大规模量产的解决方案。 然而，这样的设计也伴随着结构性的限制。 首先，硅中间层受限于晶圆尺寸与光罩大小，使得封装面积的扩展能力有限。 其次，硅制程本身的成本与产能瓶颈，在AI需求快速成长的背景下愈发凸显。 此外，ABF基板的供应与尺寸限制，也进一步压缩了整体封装系统的扩展空间。

在这样的技术与产业压力下，CoPoS（Chip-on-Panel-on-Substrate）应运而生，并被视为先进封装架构的一个重要演化方向。 其最关键的变化在于制程平台的转移，即由传统以圆形晶圆为核心的制造体系，转向以方形面板为基础的封装方式。 将中间层改为方形面板RDL的核心优势，在于其可显著放大单次制程的处理面积。 相较于300毫米（mm）的晶圆，目前面板RDL主要研发尺寸包括310×310毫米、515×510毫米或750×620毫米等三大规格，使单一批次可同时制作更多封装单元，从而降低单位成本。

也就是说，方形面板在排版上的利用率较高，可从圆形的六五%利用面积，跳升至方形的九五%，有效减少边缘浪费，对于大尺寸AI芯片尤其有利。 以NVIDIA B200芯片为例，十二吋圆形晶圆仅能封装四组，但若改在同尺寸的方形面板上，保守估计可封装九至十六组。 若以 510×515毫米的方形面板为例，其可放置空间是十二吋晶圆的四. 五倍; 若采用600×600毫米面板则为六倍，700×700毫米更可达八倍之多。

从技术角度来看，CoPoS并非简单地将既有CoWoS制程放大至面板尺寸。 其关键挑战之一，在于如何以面板级RDL取代硅中间层所提供的高密度互连能力。 在CoWoS中，硅中间层可实现约5~8μm等级的线宽与线距，而目前面板级制程多落在8到15μm，仍存在一定差距。 这种差异直接影响I/O密度与信号传输性能，特别是在HBM与逻辑芯片之间需要大量高速通道的情境下更为明显。 因此，CoPoS的发展关键，在于持续推进面板RDL的细线化能力，并透过设计优化弥补密度上的不足。

CoPoS成AI芯片产能瓶颈解方

除了互连密度之外，制程精度与材料稳定性也是面板级封装的重要挑战。 面板多采用有机材料，其热膨胀系数高于硅，在多层制程与温度循环中容易产生翘曲（warpage）。 当面板尺寸增加时，这种变形效应会进一步放大，影响曝光对位精度，进而限制最小线宽与通孔尺寸。 相较之下，晶圆制程在对位控制与材料稳定性方面已高度成熟。 因此，CoPoS的实现需要仰赖高精度面板曝光设备、低CTE材料，以及更严格的制程控制技术。