如何实现FPGA到DDR3 SDRAM存储器的连接

　　一开始，每个分开的DQS被移相90度，从而捕获与该组相关的DQ数据。然后用一个自由运行的再同步时钟(频率和相位与DQS相同)将数据从捕获域转移到图2所示用粉红色和橙色连线表示的均衡电路中。在这个阶段，每个DQS组都有一个独立的再同步时钟。

　　接着DQ数据被送到1T寄存器。图2中给出了一个1T寄存器实例，在上层通道中需要用这个1T寄存器对特定DQS组中的DQ数据位进行延时。注意在该例中，下层通道不需要1T寄存器。通过该过程开始对齐上层和下层通道。任何一个指定的通道是否需要1T寄存器是自动确定的，这是免费物理层IP内核中校准方案的一部分功能。

　　随后两个DQS组被传送到下降沿寄存器。如果需要的话，还可以在启动时通过自动校准过程把可选寄存器切换进来或切换出去。最后是将上层和下层通道对齐到同一再同步时钟上，这样就形成了一个将完全对齐的或经过均衡的单倍数据率(SDR)数据传递到FPGA结构的源同步接口。

　　写均衡

　　与读均衡类似，不过方向相反，DQS组在不同的时刻发出信号，以便与到达DIMM上的器件的时钟一致，并且必须满足tDQSS参数要求的+/- 0.25 tCK。控制器必须通过创建反馈环路来调整DQS与CK的关系，在此过程中，控制器会将数据写入DRAM，再通过顺序相位进行扫描读回，直到发现写入窗的终点。为了更好的建立和保持余量，数据应该在好窗口的中间点发出。

　　其他的FPGA I/O功能创新

　　高性能的Stratix III FPGA还具有许多创新性的其他I/O功能，可以实现到各种存储器接口的简单且鲁棒性连接，这种功能包括了动态片上端接(OCT)、可变的I/O延时以及半数据率(HDR)等。

　　动态OCT

　　并行和串行OCT为读写总线提供合适的线路端接和阻抗匹配，因此FPGA周边不需要外接电阻，从而减少了外接元件成本，节约了电路板面积，而且降低了布线复杂度。另外，它还大大降低了功耗，因为并联端接在写操作时可以有效地被旁路掉。

　　用于DQ去偏移(deskew)的可变延时

　　采用可变的输入和输出延时来跟踪长度失配和电气去偏移。精细的输入和输出延时分辨率(即50皮秒步进)被用于更精细的DQS间去偏移(独立于均衡功能)，这种偏移是由电路板长度失配或FPGA和存储器件上I/O缓存的变化所引起的，如表1所示。最终，这增加了每个DQS组的捕获余量。

　　表1：分辨率和绝对值待定特性。

　　为了将DDR3自动去偏移算法成为启动校准过程的一部分，需要从运行时的FPGA结构实现延时单元。也可以利用输出延时在输出通道中插入少量偏移来有意地减少同时开关的I/O数量。

　　可靠的捕获

　　DQS信号用作输入选通信号，它必须移位到一个最佳位置才能捕获读取事务。移相电路可以将输入的DQS信号移相0°, 22.5°, 30°, 36°, 45°, 60°, 67.5°, 72°, 90°, 108°, 120°, 135°, 144°或 180°,具体取决于DLL的频率模式。移相后的DQS信号随后被用作I/O单元各个输入寄存器的时钟。