基于Nios II处理器的SVPWM IP Core设计 作者： 时间：2012-03-09 来源：网络 加入技术交流群 扫码加入和技术大咖面对面交流海量资料库查询 收藏 <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a635e61e&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a576c0a2&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 2 SVPWM IP Core设计 SVPWM IP Core结构框图如图4所示。整个系统由总线接口、PWM可逆计数、分频、ROM地址生成、正弦值存储、时序控制、乘法器及死区发生器等模块构成。本文引用地址：https://www.eepw.com.cn/article/190673.htm (1)寄存器组。 寄存器组提供了该IP Core与CPU交换信息的通道。当采用NiosII作为微控制器时，用户可以通过Avalon总线采用基地址+偏移量的方式访问IP Core内部的6个寄存器，如表2所示。 上一页 1 2 3 4 下一页
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