基于FPGA的IRIG-B(DC)码解码
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2．5 1 PPS提取模块
1 PPS提取模块是产生1 PPS信号。上电复位后能够产生高电平宽度为5 ms，周期为1 s的游离1 PPS信号，当全局控制模块搜索到帧头位置后，通过全局控制信号count来修正1 PPS信号上升沿的位置。图6是在M0delSim SE 6．6下的仿真1 PPS信号输出。观察图6可知1 PPS信号输出正确。本文引用地址：https://www.eepw.com.cn/article/190174.htm
2．6 串口模块
串口模块是将天、时、分、秒、TOD串行输出到B(DC)码解码上位机软件。在串口模块中按照规定的组帧协议将天、时、分、秒、TOD的BCD码组帧输出。利用本厂设计生产的B(DC)码发生器输出固定时间的B(DC)码，然后用本设计方案设计试制的B(DC)码解码器解码，最后通过串口连接到PC机上进行测试。图7是B(DC)码解码上位机软件的测试结果，显示正确。
3 结语
传统的IRIG-B码解码器采用微处理器设计，器件较多，结构较复杂，尤其是在受到外界干扰的情况下，会出现死机等故障。而采用FPGA设计的解码器集成度高、设计灵活方便，在很大程度上解决了上述问题。
随着我国电力自动化水平的不断发展，电力生产设备的可靠性和小型化是必然的趋势。FPGA在这方面能发挥较好的作用，其应用可使电力生产设备结构更加简单紧凑，性能更加可靠、稳定。
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