随着电信网络从电路技术向分组技术逐步转型，网络时钟与同步技术也将相应发展，以支持新的 IP 基础设施。
目前，电路交换网络同步已有明确定义的标准，如从 SONET/SDH 降至 PDH T1/E1 等不同速率。广为人知的构建块不仅便于部署，甚至能够实现系统级、电路级和组件级的网络同步。
不过，随着网络逐步向基于分组的基础设施转型，时钟与同步技术要求也将发生大幅变化。有关标准机构和工作组已经开始着手相应机制的建设工作，以支持分组交换同步技术。可能的发展趋势是，一层实现物理层同步，二层实现以太网交换技术，而三层则实现 IP 路由技术。
完全采取 IP 技术这一远景最终将得以实现，不过，在很长时间内，我们仍然需要同步技术，以同时支持老式电路交换和新式分组时钟技术的混合型互联。本文将讨论时钟技术和线路卡同步的技术转型问题，以及如何支持电路交换和分组网络的混合型互联。
TDM 时钟卡
就大多数电路交换 TDM 设备而言，时钟卡的主要组件是能够满足 ITU-T、ANSI和 Telcordia 相关时钟和同步标准的数字锁相环 (PLL)。
TDM 时钟卡负责为线路卡提供符合标准的系统时钟。大多数系统都将包括两个时钟卡，以实现冗余并确保整个系统可靠、无间断同步。适用于 T1/E1 设备的最常见时钟标准包括北美 T1/DS1 设备的 Telecordia GR-1244-CORE 和北美以外 E1 设备的 ITU-T G.813 option 1。
我们以 Telcordia GR-1244-CORE 规范为例来作一说明。采用该规范时，时钟精度由从作为 PRS(主参考时钟)的 Stratum 1 至 CPE(用户端设备)的 Stratum 4 等不同的 Stratum 级决定。CO(中央局端)设备中的系统时钟应为 Stratum 3 或达到 3E质量。
时钟卡上 TDM PLL 的主要要求是保持、可控参考交换、相位瞬态容限、漂移／抖动传输、漂移／抖动容限以及漂移产生等。由于抖动的产生很大程度上取决于应用，很难将背板上极低的抖动时钟分散到整个系统，因此其通常是在线路卡 PLL 上处理的。
就传统的电路交换时钟卡而言，TDM PLL 可从多种时钟输入中选择。首先，TDM PLL 会通过板上 LIU(线路接口单元)来选择一个 BITS/SSU 恢复同步源，该同步源在外部时钟模式中可提供 1.544 MHz 或 2.048 MHz 的参考时钟以供使用。然后，TDM PLL 会从背板上选择一个 8 kHz 参考时钟，该参考时钟作为系统中线路卡恢复时钟，用于线路时钟模式。
在冗余系统中，我们也可要求一个时钟卡从另一个时钟卡中选择背板系统时钟。在这种类型的冗余架构中，一个时钟卡指定为主卡，另一个作为从卡。主时钟卡(或活动时钟卡)选择一个网络参数(采用线路时钟或外部时钟模式)。从时钟卡(冗余时钟卡)选择主系统时钟并密切跟踪时钟，从而确保冗余系统时钟的频率和相位对准与主卡相对应。一旦主时钟卡出现故障，从时钟卡可代替主时钟卡继续工作。在背板规范要求系统时钟间严格实行相位对准的系统(如 ATCA 和 H.110)中，上述这种做法是相当常见的。
一旦选择参考时钟，TDM PLL 将采用时钟和帧脉冲来驱动背板，系统中所有线路卡均将使用该时钟和帧脉冲。
混合TDM 和分组时钟卡
图1 给出了能满足电路交换和分组交换网络的时钟和同步要求的时钟卡示意图。
现在，我们向时钟卡移植混合型 PLL，比前代 TDM PLL 支持更多同步选择。混合型 PLL 可支持新的输入频率以及多达 5 种时钟参考选择：
·传统 SSU/BITS 输入继续提供 1.544 MHz 或 2.048 MHz 时钟参考；
·系统中各种线路卡提取时钟。如果线路卡接口于 TDM 网络，则可能提供 8 kHz 的参考频率。如果线路卡接口于分组网络(如接口于以太网)，则仍能提供 8 kHz 参考频率，即 25 MHz 除以 3125；
·冗余时钟卡提供的系统时钟用作参考，以便为系统提供相位对准的、频率锁定的冗余时钟；
·如时钟卡上有同步以太网接口，快速以太网 (FE) 或千兆以太网 (GE) PHY可为混合型 PLL 提供提取的 25 MHz 或 125 MHz 时钟参考；
·此外，如时钟卡上有以太网或 IP 接口，则时钟卡能支持RTP、IEEE 1588 或 NTP 等分组时钟 (ToP) 技术。图 1 所示的 ToP 器件可接收以太网或 IP 分组信息，并执行自适应时钟恢复工作，从而为混合型 PLL 提供参考源。
一旦混合型 PLL 选择了参考源，则不仅能够提供频率 为8 kHz、1.544 MHz 和 2.048 MHz 的 TDM 时钟，而且还能提供 25 MHz 和 125 MHz 以太网时钟频率。
作为一种可选项，混合型 PLL 还可内置 ToP引擎。在此情况下，混合型 PLL 能够支持时钟接口、合成时钟接口及分组接口。
TDM 线路卡
图2 显示了当前 TDM 设备所用的简化型线路卡，可支持电路交换网络。出于简化目的，我们不妨假定该线路卡是通过 T1/E1 线路提供 NxDS0 语音服务。线路卡上的 PLL 可以是数字 PLL、模拟 PLL 或者数字与模拟 PLL。
线路卡上 PLL(DPLL、APLL 或数字与模拟 PLL)的主要要求是监控来自时钟卡的系统时钟并在发生故障时执行无中断参考转换。线路卡上的 PLL 还必须执行抖动衰减，从而为线路卡器件提供低抖动时钟，以确保操作无故障并符合相关标准。
如前所述，线路卡上的 PLL 锁定于来自时钟卡之一的背板参考时钟，随后其还将为 TSI、成帧器和 LIU 生成线路卡上所有必需的频率。上述频率通常分别为 8 kHz、1.544 MHz 和 2.048 MHz。我们假定背板参考时钟频率为 8 kHz 和 2 MHz。
线路卡还能从T1/E1线路提取时钟参考，并将其提供给时钟卡。通常它会是8 kHz的频率参考。
分组线路卡(改进版)
图3 给出了一款简化线路卡，该线路卡不仅具有以太网接口，而且还能满足传统 TDM 线路卡现有系统背板设置的要求。背板的时钟和数据接口保持不变。NxDS0数据仍通过 TSI 传输，提取的线路卡时钟以及背板时钟卡时钟仍为 8 kHz 和 2 MHz。
不过，就线路卡本身而言，VoIP 或 CESoP (电路仿真分组业务)处理器协同以太网交换机与 FE/GE PHY 在以太网／IP网络上传递 NxDS0 语音服务。
就时钟技术而言，改进的 PLL 必须锁定于来自时钟卡的传统 TDM 频率，并同时生成 TDM 时钟频率和分组时钟频率(如25 MHz)。就性能而言，用于物理层同步的分组时钟频率比单纯的 TDM 频率对抖动性能的要求更高。抖动生成与衰减会对改造的PLL提出更高要求。
从背板到网络接口存在许多可能的时钟路径。首先，改进的 PLL 可为 FE/GE PHY生成 25 MHz 频率，以实现物理层同步。其次，改进的 PLL 还能为 CESoP 或 VoIP处理器生成 8 kHz 或 1.544 MHz/2.048 MHz 频率，进而为分组网络生成带嵌入时钟信息的分组。
从网络到背板也存在多种可能的时钟路径。首先，FE/GE PHY 可从物理线路提取频率为 25 MHz 或 125 MHz的时钟，进而分解为 8 kHz 频率并提供给背板上的时钟卡。其次，CESoP 或 VoIP 处理器能根据带嵌入时间戳的传送进来的分组进行自适应时钟恢复，从而为背板提供参考时钟。
分组线路卡(新型)
图4 给出了不带传统 TDM 背板且完全采用分组技术的设备。在此情况下，时钟很可能完全采用 25 MHz (或其倍数)的频率。这里给出的结构图显示了带 GE/FE接口的分组线路卡。
FE/GE PHY 从物理层提取 25 MHz 或 125 MHz 频率，以此作为网络参考提供给时钟卡。时钟卡依次选择一个线路卡参考，清空时钟，然后为所有线路卡提供统一的25 MHz (也可能为 8 kHz)时钟频率。
以太网 PLL 会锁定于 25 MHz 的时钟频率，并为线路卡提供所有必需的时钟。此外，以太网还可提供 PHY 使用的 25 MHz 时钟，以便对以太网物理层进行时钟，进而确保网络下一节点的时钟同步。
结语
同步技术以前是在不断提高的带宽与时钟频率的推动下慢慢发展的。而现在，网络从电路交换技术发展到了分组交换基础设施，这时，电信网络的时钟和同步技术都将发生巨变。
对基于分组交换技术的设备而言，将需要时钟引擎和时钟接口来支持各种新的时钟技术。一层物理层同步技术与二层交换技术、三层路由技术将相互结合。随着 IEEE 1588 和 NTP 规范的发展，新的同步技术已开始出现，以满足电信网络的各种需求。
