东芝副社长：“3D NAND将挑战200层单元积层”

　　“三维闪存需要挑战200层左右的存储单元积层”。东芝代表执行董事副社长兼存储与电子元器件解决方案公司社长成毛康雄在2016年12月14日开幕的半导体相关展会“SEMICON Japan 2016”(东京有明国际会展中心)的“半导体高端论坛”上登台发言，并如此介绍了该公司的三维闪存(3D NAND)高密度化战略。

　　成毛以对比15nm工艺2D NAND(二维闪存)的形式，介绍了东芝供应的3D NAND“BiCS FLASH”(48层TLC产品)。BiCS与现有2D NAND相比，存储元件密度可达到两倍以上，可靠性(擦写次数)可提升至约10倍，性能(程序速度)可提高至约两倍，功耗可降至约一半。存储芯片的最大容量方面，15nm工艺2D NAND仅为128Gbit，而48层3D NAND可达到256Gbit。东芝打算运用3D NAND的这些优点，开拓数据中心用SSD等要求容量大、可靠性高的市场和用途。

　　而且，东芝已从2016年7月开始提供64层3D NAND(256Gbit产品)样品，并投放了量产晶圆。成毛称，“2017年可通过64层产品覆盖相当一部分供应bit”，对启动量产充满信心。据称，该公司目前正在开发512Gbit的3D NAND。

　　成毛就3D NAND表示，东芝今后将为进一步实现高集成化和低成本化开发多种技术。关于三维方向存储单元积层，成毛称，“当然会推进100层的单元积层”，然后表示，该公司的目标是实现篇首提到的200层。而且，随着积层数量的増加，东芝还将致力于纵向尺寸的缩小(薄型化)。另外，关于缩小芯片面积的技术，该公司将推进外围电路和存储阵列的高效配置。成毛表示，“将把外围电路配置在存储单元下面”。