级联信号处理器的FPGA实现

摘要：现代通信系统中，数字化已成为发展的必然趋势，数字信号处理则是数字系统中的重要环节。在数字信号处理方面提出一种级联信号处理器的FPGA实现方案，用以取代昂贵的专用数字处理芯片。首先对级联信号处理器做了理论上的分析，然后进行方案比较，最后选择最佳方案完成FPGA的实现与仿真。系统的功能和时序仿真结果表明，其可正常工作，最高时钟可达50 MHz。
关键词：CPLD；FPGA；FIR滤波器；级联信号处理器

0 引 言
在数字信号处理领域，滤波器无疑是个非常重要的环节。而在数字滤波器中，有限脉冲响应(FIR)滤波器因为其线性相位的特点，应用尤为广泛。实际应用中FIR滤波器分为常系数FIR滤波器和变系数FIR滤波器。常系数FIR滤波器的系数固定不变，可根据其特点采用分布式算法进行设计，故实现起来速度快，消耗的资源少。变系数FIR滤波器的系数是不断变化的。当前含有变系数FIR滤波环节的芯片普遍存在速度与处理级数的矛盾，有效解决此问题具有重要的现实意义。
随着片上系统(SOC)时代的到来，可编程逻辑器件不仅为FIR滤波器的设计提供了一条可行而高效的方法，而且更被广泛地使用于数字信号处理的各个领域。采用INMOS公司的IMS A100级联型信号处理器为模板，以FIR滤波器设计为核心，用FPGA技术开发设计级联型信号处理器，能够应用于数字FIR滤波、高速自适应滤波、相关和卷积、离散傅里叶变换、脉冲压缩、线性预测编码语音处理、高速定点矩阵乘法等，有较好的应用前景和发展空间。

1 FIR滤波器结构设计
传统的FIR滤波器横向结构如图1(a)所示，为提高系统处理速度，求和单元∑可采用流水线结构。图中的N阶滤波器从系统开始工作到第一个输出数据有效，需经过N个周期，系统最大速度是由一次乘法和N个乘法结果求和运算消耗的时间决定，因而运算速度很低。采用流水线结构后，运算速度则由一次乘法运算决定，运算速度得到提高。为了系统结构的有效设计，根据FIR滤波器结构的可逆性，可采用图1(b)所示的转置结构。

在横向滤波器的转置结构中，N个相同的处理单元级联就组成了滤波器，因此系统能在保证计算结果不溢出的前提下，只改变级联处理单元的数目就能方便地调整滤波器的级数。在t=KT时，滤波器的输出为：

实际应用中常常会用到高阶FIR滤波器，但一块芯片的资源和容量毕竟有限，不能很好地满足设计要求。从图1(b)所示的结构可以看出，多片FIR滤波器可以级联起来，构成高阶FIR滤波器，无需任何附加逻辑，也不会降低运算速度，同时保持运算精度，故对比后优先选择图1(b)的滤波器转置结构。