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电子工程师经验:FPGA设计风格须知

作者:时间:2012-09-04来源:网络收藏

在进行设计时,有很多需要我们注意的地方。具有好的设计风格才能做出好的设计产品,这一点是毋庸置疑的。那么,接下来,小编就带大家一起来看看,再进行设计时,我们都要注意哪些呢?

本文引用地址:http://www.eepw.com.cn/article/189960.htm

  一.命名风格:

  1不要用关键字做信号名;

  2不要在中用VERILOG关键字做信号名;

  3命名信号用含义;

  4命名I/O口用尽量短的名字;

  5不要把信号用高和低的情况混合命名;

  6信号的第一个字母必须是A-Z是一个规则;

  7使模块名、实例名和文件名相同;

  二.编码风格

  记住,一个好的代码是其他人可以很容易阅读和理解的。

  1尽可能多的增加说明语句;

  2在一个设计中固定编码格式和统一所有的模块,根从项目领导者定义的格式;

  3把全部设计分成适合数量的不同的模块或实体;

  4在一个always/process中的所有信号必须相关;

  5不要用关键字或一些经常被用来安全综合的语法;

  6不要用复杂逻辑;

  7在一个if语句中的所有条件必须相关;

  三.设计风格

  1强烈建议用同步设计;

  2在设计时总是记住时序问题;

  3在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题,在所有模块中都要遵守它;

  4在不同的情况下用if和case;

  5在锁存一个信号或总线时要小心;

  6确信所有寄存器的输出信号能够被复位/置位;

  7永远不要再写入之前读取任何内部存储器(如SRAM)

  8从一个时钟到另一个不同的时钟传输数据时用数据缓冲,他工作像一个双时钟FIFO;

  9在VHDL中二维数组可以使用,它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中,不能被综合;

  10遵守register-in register-out规则;

  11像synopsys的DC的综合工具是非常稳定的,任何bugs都不会从综合工具中产生;

  12确保版本与ASIC的版本尽可能的相似,特别是SRAM类型,若版本一致是最理想的;

  13在嵌入式存储器中使用BIST;

  14虚单元和一些修正电路是必需的;

  15一些简单的测试电路也是需要的,经常在一个芯片中有许多测试模块;

 16除非低功耗不要用门控时钟;

  17不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能(例如前向加法器);

  18如果时间充裕,通过时钟做一个多锁存器来取代用MUX;

  19不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state;

  20在top level中作pad insertion;

  21选择pad时要小心(如上拉能力,施密特触发器,5伏耐压等);

  22小心由时钟偏差引起的问题;

  23不要试着产生半周期信号;

  24如果有很多函数要修正,请一个一个地作,修正一个函数检查一个函数;

  25在一个计算等式中排列每个信号的位数是一个好习惯,即使综合工具能做;

  26不要使用HDL提供的除法器;

  27削减不必要的时钟。它会在设计和布局中引起很多麻烦,大多数FPGA有1-4个专门的时钟通道;

  四.严格遵守

  1、 禁止使用时钟或复位信号作数据或使能信号,也不能用数据信号作为时钟或复位信号,否则HDL 综合时会出现时序验证问题。

  2、 同一个模块中不建议同时使用上升沿和下降沿两种边沿触发方式

  3、 复位后,确保所有的寄存器必须被初始化,防止出现不可预测的状态

  4、 严禁模块内部使用三态、双向信号

  在内部由于需要,要使用双向信号时,如某sdram接口模块有:inout sdram_bus,可以在顶层模块中对此总线做拆分处理,分别为:sdram_in, sdram_out, sdram_en三个信号控制, 并在顶层进行双向总线建模,如下示例代码(13):

  assign sdram_in = sdram_bus;

  assign sdram_bus = (sdram_en == 1’b1) ? sdram_out : ‘bz;

  示例代码13 双向总线建模

  5、 可综合版本严禁使用延时单元(如: test_r = #5 test),清楚其他不可综合的系统任务,如:读写文件

  6、 建议时序逻辑中建议一致使用非阻塞赋值,组合逻辑中一致使用阻塞赋值

  7、 在组合逻辑进程中,其敏感向量表中要包含所有要读取的信号,防止仿真与综合结果不一致,如示例代码(14)

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