电子工程师经验：FPGA设计风格须知

　　always @ (a or c) always @ (a or b or c)

　　begin begin

　　d1 = a c; d1 = a c;

　　d2 = b | c; d2 = b | c;

　　end end

　　糟糕的风格 良好的风格

　　此例的糟糕风格代码中，仿真模型中过程快只对数据a、c敏感，而忽略了b，但在综合模型中综合结果是对a、b、c都敏感的，两者的差异会导致仿真结果与综合结果有可能不一致。分析如下:

　　当数据c与a、b同步(有固定的相位差)，且c的变化频率平稳且大于或等于a、b时则仿真结果与综合结果是一致的，否则，就会造成仿真结果的错误，误导我们对设计做出错误的判断

　　8、 代码中避免使用*、/等复杂的数学运算，在运算双目中数据较大时，速度就会很慢，导致关键路径，因而一般采用定制内核方式，实现上述的复杂运算。

　　9、 一个过程块中只包括相关信号的操作，如示例代码(15)

　　always @ () always @ ()

　　begin begin

　　//... //...

　　test1 = test0; test1 = test0;

　　test3 = test2; end

　　end always @ ()

　　begin

　　//...

　　test3 = test2;

　　end

　　糟糕的风格 良好的风格

　　10、 在FPAG中，所有时钟，以及高负载信号应约束到全局时钟管脚

　　11、 在FPAG中，禁止使用门控时钟(示例代码16)、行波时钟

　　assign clk50m_ctl = clk_50m_en clk50m;或

　　always @ (posedge clk50m)

　　begin

　　clk50m_ctl = clk_50m_en clk50m;

　　end

　　示例代码16 门控时钟

　　12、 在FPGA中如果需要对时钟分频，必须采用 FPGA自带PLL(Altera)/DLL(Xilinx)进行分频

　　13、 禁止在例化时的端口连接上使用组合逻辑

　　14、 所有pin脚输入数据必须经过一级寄存，滤除毛刺，确保数据的稳定性以及保证建立时间(Tst)

　　15、 所有pin脚输出数据必须经过一级寄存，确保下游器件的数据保持时间Th顶层只允许存在例化，不允许有功能代码

五.强烈建议

　　1、 声明多位的变量(寄存器)时，使用由高到的的方式：reg [31:0] addr;

　　2、 声明寄存器组时，寄存器的位数由高到低，维数由低到高： reg [32-1:0] mem [0:15]

　　3、 if -else嵌套不超过7层，case语句要有保护语句default

　　4、 在verilog语法中， if...else if ... else 语句是有优先级的，一般说来第一个if的优先级最高，最后一个else的优先级最低。如果描述一个编码器，在XILINX的XST综合参数就有一个关于优先级编码器硬件原语句的选项Priority Encoder Extraction.而case语句是平行的结构，所有的case的条件和执行都没有“优先级”。而建立优先级结构会消耗大量的组合逻辑，所以如果能够使用case语句的地方，尽量使用case替换if...else结构。

　　5、 在无明确要生成锁存器时，要写完整的选择分支，避免产生锁存器

　　6、 采用2段式或3段式FSM做设计，尽量避免采用1段式

　　7、 建议模块所有输入信号经过一级寄存器，缩短组合逻辑路径

　　8、 一行程序以小于80 字符为宜，不要写得过长

　　在例化时(即不同模块的端口绑定)，尽量使用名字关联，不要使用位置联。这样有利于调试和增加代码的易读性。

　　六.推荐使用

　　1、 尽量使用无路径的“include”命令行; HDL应当与环境无关，如示例代码(17)：

　　`include “../mem_map.inc” `include “mem_map.inc”

　　示例代码15 糟糕的风格 示例代码15良好的风格

　　2、 在不同的层级上使用统一的信号名;容易跟踪信号，网表调试也容易

　　3、在顶层文件模块中，在开始的时间标度命令中写 “timescale 1ns/10ps”; 子模块就不要写了。便于统一修改。综合时，也容易注释掉。

【编辑总结】：好了，说到这里，想必大家对我们的FPGA设计风格和必知事项已经有了一定的了解了。学以致用，那么接下来的话，就要将这些规则应用到我们的实践之中。希望感兴趣的你们在看完这篇文章后，能够自己去实践实践，加深印象。