基于FPGA的高精度时间数字转换电路设计

摘要：本文介绍一种基于 FPGA高精度时间数字转换电路的设计方法，利用片内锁相环（PLL）和环形移位寄存器，采用不高的系统时钟便可得到很高的时间分辨率，且占用较少逻辑资源。可作为功能电路独立使用，也可作为 IP核方便地移植到其他片上系统（SOC）中。在 Altera公司的 Stratix和 Cyclone系列芯片上实现时，时间分辨率昀高可达 3.3ns。时序仿真和硬件测试表明该方法的可行性和准确性。

1．引言

时间数字转换电路 TDC (Time to Digital Converter)广泛应用于高能物理中粒子寿命检测、自动检测设备、激光探测、医疗图形扫描、相位测量、频率测量等研究领域[1]。如在医疗图象扫描仪 PET中广泛使用 TDC设备，其原理是检测人体内正电子对消失后产生的一对 gamma射线光子，利用模拟电路将所释放的 gamma射线光子与阈值比较，并在高于该阈值时产生一个触发脉冲，数字 TDC电路测量该触发脉冲到达的时间。早期该类设备中的 TDC的分辨率为 2.5ns，目前新型设备中分辨率已达 1.4ns [2]。在激光探测中，TDC电路用来测量 TOF(Time of Flight for Laser)，即分辨从激光源到目标后再返回到激光检测器的时间[3]。另外，TDC也是间接实现 ADC的手段之一。如果在模拟信号前加一个 ATC（Analog to Time Conversion），加上后续的 TDC部分则可以完成 ADC过程。

早期 TDC电路通常由印刷线路板（PCB）上的分立元件组成，且通常是模拟－数字混合电路，因此功耗和体积较大、电路的一致性较差。超大规模集成电路（VLSI）工艺的进步使TDC设计在保持高分辨率的前提下向高集成度、低成本、低功耗方向发展。同时全数字集成（All DIGItal Integration）电路设计因工艺简单、设计成本较低、设计难度较小、流片成功率高等因素而一直是电路设计人员追求的目标，全数字的 TDC也是研究人员关注的问题。

文献[4]于 1993年报道了一种基于环形延时门的全数字 TDC设计。该设计以 1.5微米 CMOS工艺实现了 13位数字转换输出，芯片面积为 1.1mm 2,分辨率为 0.5ns。之后于 2003年，该作者在文献[5]报道了一种全数字化的模数变换电路，该电路基于环形延时门的全数字TDC实现。文献称以 0.8微米 CMOS工艺在 0.45mm 2面积上实现了 18位全数字的 ADC。

随着集成电路（IC）制造工艺的不断进步，以FPGA（Field Programmable Gate Array）和CPLD（ Complex Programmable Logic Device）为代表可编程逻辑器件 PLD产业迅速发展，逐渐蚕食专用集成电路ASIC（Application Specific Integrated Circuit）所占市场份额。这一发展使得基于PLD的TDC设计成为可能。众所周知，基于PLD的设计可以有效地缩短研制周期，

提高设计灵活性和可靠性，降低设计成本且无流片风险。成功设计的IP核（Intellectual Property Core ）与工艺相对独立，可灵活地移植到其他SOC，使设计重用变得十分方便。

本文借鉴文献[4]和文献[5]的环形延时门法提出一种基于 FPGA的高精度 TDC的设计方法，为了适应 FPGA设计，对延时门法做了改造。如果简单移植延时门设计，在 FPGA中实际是行不通的。因为与 ASIC设计不同，在 FPGA里门电路是由 EDA软件综合后实现，首先很难保证各门之间的延时一致性；其次，在时序上也很难保证和其他电路的配合。为了提高分辨率，与单纯计数型 TDC不同，本设计中也采用类似环形延时门设计的粗计数和细计数两部分电路对给定的时间量进行测量，粗计数部分控制测量范围，细计数部分则由环形移位寄存器代替环形延时门实现。本转换电路以 QuartusII 4.2为软件平台在 Altera系列芯品上实现，时序仿真表明昀高分辨率可达 3.3ns。

2．基本工作原理

基于环形延时门的 TDC系统的原理框图如图 1 所示，PA是起始脉冲，由非门组成的特定结构延时链提供脉冲 PA的延时信息。在 PB上升沿，延时信息经锁存编码电路锁存并编码后输出，脉冲 PB与 PA之间的时间差即由编码输出的数字量表示。实验结果表明，该方法适用于 ASIC实现，但不适用于 FPGA实现。原因是目前 EDA工具中综合器的综合结果是从设计对象的逻辑功能出发，而不注重设计者所特定的电路结构，而根据 FPGA电路的内部电路特点，文献[2]提供的延时链结构并不适于在 FGPA上实现。FPGA内部布线延时的不确定性会大大增加各单元延时信息的离散性。文献[6]介绍了该方法的 CPLD实现，但该法针对具体芯片附加了许多约束条件，延时链中每个非门由片内的一个逻辑宏单元 LE实现，由于 CPLD容量相对较小，导致芯片资源利率低，芯片间的移植性差,且由于 FPGA与 CPLD结构上的差异暂无法在 FPGA上实现。以下介绍一种全新的基于 FPGA的高精度 TDC设计方法。