采用创新降耗技术应对FPGA静态和动态功耗的挑战
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最低功耗、最高性能
为得到高效率和性能，Stratix III FPGA借力一个自适应逻辑模块(ALM)逻辑架构和多路径(MultiTrack)互连构造。这种结合允许以更少布线整合更多逻辑。
ALM技术(据说可比其它架构实现多80%的逻辑功能)包括一个8输入可分割(fracturable)查找表(LUT)、两个2位累加器和两个寄存器。
多路径互连提供不同LAB间的单跳式(onehop)连接能力且可通过由一个LAB到达另一个LAB所需“跳”的数量来测量。增加连通所需的“跳”也就增加了电容；“跳”的越少，则为满足性能所需的高速逻辑就越少。多路径互连提供单“跳”连通性，因此所需的功耗最低(图7)。
在Stratix III FPGA中采用了分级时钟技术以支持多达360个独立时钟。每一时钟网络的覆盖范围可被控制在一个LAB内。具有共同时钟的逻辑被组合进LAB。时钟仅覆盖到采用该时钟的逻辑域。所有其它时钟信号全部被关闭以把功耗降至最低。
省电的存储器接口
双数据速率(DDR)存储器接口是目前设计最常用的I/O接口，它们可能会相当耗电。为解决这些功耗问题，设计师可求助动态片上终止和DDR3。
当读写外部存储器时，同时拥有一个串行和并行终止阻抗匹配缓冲器至关重要。当写存储器时，若有一个50?的过渡线，则需一个串接阻抗为50?的匹配缓冲器。当读存储器时，则需一个50?的并接终止电阻连至终止电压。这种处理不仅用于DDR型接口，也用于RLDRAM和QDRRAM。
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