一种基于FPGA的CAN总线通信接口的设计

　　2．2 SJA1000读写数据流程控制

　　FPGA对SJA1000控制程序包括SJA1000初始化、SJA1000读数据、SJA1000写数据等部分。SJA1000的初始化是在复位模式下进行的，在复位模式下分别设置时钟分频器CDR、总线定时器(BTR0、BTR1)、输出控制寄存器(OCR)等重要寄存器。SJA1000通信波特率由总线定时器决定，需要与后端节点的波特率相同才能进行节点间的正常通信。FPGA上电后需要延时一段时间．等待SJA1000复位完成才能进行SJA1000初始化。初始化仿真波形如图5(a)所示。SJA1000内部有一个接收缓冲器和一个发送缓冲器。FPGA对SJA1000的读写操作，实际上对这两个缓冲器的读写控制。当FPGA接收CAN总线数据时首先读取SJA1000中断寄存器IR判断是否有接收中断。如果有接收中断到来则开始读取缓冲器内的8字节数据，然后释放接收缓冲器(写命令寄存器CMR)。使用Xilinx公司的Chipseope软件进行板上测试，测试数据为(E0，E1，……E7)，抓取到的波形如图5(b)所示。FPGA读写SJA1000的流程控制图如图6所示。

　　2．3 CY7C68013A通信控制程序

　　CY7C68013A提供一种量子FIFO的处理架构，使USB接口和应用环境直接共享内部含有的4 K FIF0空间。本文CY7C68013A的控制是以异步SLAVE FIFO方式实现的，FPGA对CY7C68013A的逻辑控制实际上是对CY7C68013A内部FIFO的异步读写控制。设置CY7C68013A端点2为批量输入端点(FIF0地址为00)，端点6为批量输出端点(FIF0地址为1O)。FPGA判断CY7C68013A的PA[1：0]端口电平，当PA[1：0]为01时，FPGA将接收到的CAN总线数据写入端点2对应的FIF0空间并上传给上位机，PA[1：0]为10时，FPGA读取端点6对应的FIFO内数据。FPGA对CY7C68013A的时序控制严格按照芯片手册完成。

　　由于USB数据包与CAN数据帧是基于两种不同协议的数据格式，因此在FPGA内开辟了2个512x8bit的FIFO缓存，并要进行必要的格式转换。例如，当从USB总线端注入的数据大于8字节时，需要将数据分成多帧传送给CAN总线；当数据小于8字节时则在数据后填充0。另外，在数据传送给CAN总线之前还需要添加适当的帧信息与帧识别码。