背面供电技术引发晶圆厂设备与散热难题

核心要点

1. 背面供电技术可缓解先进制程节点的布线拥堵问题，为芯片性能提升提供多种可行方案

2. 该技术也带来了通孔对准、互连工艺等一系列新挑战

3. 前沿晶圆代工厂已取得实质性进展，均计划在 2 纳米及以下制程中推出背面供电网络（BPDN）

背面供电网络从晶圆下方为前沿晶体管直接供电，这一架构革新不仅能提升处理器性能、大幅降低功耗损失，还能提高电源效率。但背面供电网络的落地，需要全新的制造策略支撑：既要实现硅晶圆的深度减薄、纳米级通孔与晶体管源漏极的精准对准，也需要通过新的建模方法，降低因发热晶体管被夹在正面和背面互连堆叠层之间而产生的热损耗。

尽管挑战重重，头部集成电路制造商已取得显著进展，尤其是在鳍式场效应晶体管（finFET）向纳米片场效应晶体管（nanosheet FET）近乎同步转型的背景下。英特尔近期已将采用丝带场效应晶体管（RibbonFET）和 PowerVia 背面供电技术的 18A 制程投入量产。三星早在 2022 年就在 3 纳米制程中采用全环绕栅极（GAA）晶体管，是该领域的早期先行者，其计划在 2 纳米制程（SF2）中引入背面供电技术。台积电则表示，将在 2 纳米制程（N2）中首次推出全环绕栅极技术，随后在 16 埃制程（A16）中落地超级电源轨技术。

图 1：扫描电镜图像展示 PowerVia 背面供电连接细节 来源：英特尔

背面供电网络（BSPDN）将电源栅格重新布局在晶圆背面，使其不再与正面的信号线路争夺布局空间，一举解决了逻辑器件历经多代演进积累的诸多问题，其中最突出的就是制约性能和电源效率的高红外压降（电压骤降）问题。在传统架构中，电力需从顶层后端金属层出发，穿过 15 层及以上的金属层和高阻通孔，才能抵达晶体管接触层，这一过程会造成巨大的功耗损失。

背面供电网络可将电压降降低 30%，大幅提升电源完整性。同时，由于信号与电力线路分离，芯片正面互连层的金属节距可适当放宽，从而降低光刻成本。

这项技术的优势远不止于此。新思科技逻辑库知识产权首席产品经理安德鲁・阿普比表示：“背面供电技术与全环绕栅极器件的垂直结构天然契合，相较于正面通孔堆叠，能为晶体管源极提供更直接、电阻更低的供电路径。将电源布线从正面金属堆叠层中移除后，更多布线资源可用于信号传输，据报道，嵌入式存储器的单元密度可提升 5% 至 10%。”

采用背面供电技术还能进一步降低光刻和刻蚀工艺的负担。英特尔互连与存储技术集成副总裁兼总监凯文・费舍尔表示：“互连层的成本通常会随节距缩小而上升，在信号线数量不变的情况下，放宽节距缩放要求，意味着单根信号线的成本会降低。例如英特尔 18A 制程就利用这一特点，通过对下层金属层进行单次直接图案化工艺降低成本，使掩模版数量和工艺步骤均减少 40% 以上。”

背面供电技术的核心挑战

对于人工智能加速器、游戏芯片、图形处理器这类对功率要求高、功耗变化快的工作负载，背面供电技术至关重要。

IBM 研究院技术成熟度与数字化转型总监丹・德谢恩解释道：“该技术的最大优势体现在两方面：一是可利用背面放宽节距的金属布线实现供电，降低红外压降，摆脱正面窄节距布线的限制；二是将供电资源从正面移除后，能释放更多正面布线资源，提升布线能力和面积利用率。”

其性能提升效果十分显著。德谢恩表示：“已有公开报告显示，背面供电网络可使红外压降降低 20% 至 30%、最高频率提升 2% 至 6%、核心面积缩小 5% 至 15%，且面积利用率超 90%，这与 IBM 的内部基准测试结果一致。”

但在这些巨大优势背后，是全新的制造挑战。规模化落地背面供电网络方案，必须实现背面金属层与正面晶体管尺寸的高精度对准。由于背面制程需在晶圆深度减薄后进行，而减薄过程会引发晶圆翘曲，因此要实现严格的套刻控制，就需要采用透明对准标记，甚至可能需要增设连接焊盘。

目前行业尚未明确，背面供电技术会对高功耗芯片的散热产生多大影响，尤其是图形处理器这类持续高负载运行的芯片。但行业专家已明确，背面供电架构下的芯片热环境会进一步恶化。

比利时微电子研究中心（imec）项目总监詹姆斯・迈尔斯表示：“热热点可能会变得更小、温度更高，需要设计人员重点关注。其具体影响虽取决于设计场景，但我们对云服务器中央处理器片上系统的高分辨率热仿真显示，背面供电网络引发的局部热损耗最高可达 14℃。可通过设计技术协同优化（DTCO）层面的措施缓解这一问题，例如最大化背面供电网络的金属密度以实现局部热扩散，或增加正面后端工艺的通孔密度以降低与冷却装置之间的热阻。”

关键工艺步骤 —— 减薄、键合、对准

背面供电技术可对不同金属层进行优化制造：晶圆背面采用宽线宽金属层实现电源和接地，正面则用细线宽金属层传输信号。在传统正面共布架构中，早期互连层需要更昂贵的光刻步骤。

目前至少有三种不同的工艺集成流程可行，本文将以英特尔的流程（见图 2）为例展开介绍，该流程也是首个实现市场化落地的方案。

图 2：先制作晶体管和电源通孔（a），再完成正面多层金属化和介质密封（b），随后与硅载片键合（c），最后进行背面供电工艺处理 来源：英特尔

英特尔 PowerVia 工艺的核心流程为：在制造 N 型和 P 型晶体管的同时，提前制作电源通孔，这类通孔可采用铜材质，也可选用钌等电阻更低的金属。接下来制作后端金属堆叠层，然后沉积一层保护性密封介质层。之后将晶圆翻转，与硅载片键合，该载片经过导热性优化，可辅助芯片散热。

在硅载片的支撑下，通过晶圆研磨工艺将器件晶圆从原始的 700 微米以上厚度，深度减薄至 1-3 微米，再通过化学机械抛光（CMP）甚至干法刻蚀工艺实现精细平坦化，至此晶圆即可进入背面互连制程，制作两层及以上的金属化层。

迈尔斯总结了背面供电网络面临的三大核心挑战：“第一，需对硅衬底进行近乎完全的减薄，才能从晶圆背面实现器件接触，这就需要将完成前端制程的晶圆正面与另一块载片键合，再对晶圆背面进行研磨或抛光，且研磨和抛光工艺需在整个晶圆范围内保持均匀，为后续光刻和其他工艺步骤提供平整的起始表面。第二，需实现背面金属层与正面晶体管源漏极接触点的精准对准，同时避免与中间的沟道或栅极区域短路，这要求对晶圆背面的光刻工艺进行严格的套刻控制。第三，在热预算受限的前提下，实现从晶圆背面到源漏极的低电阻接触 —— 因为晶圆正面已存在铜金属层，高温工艺会造成不良影响。”

键合材料的选择至关重要，直接影响堆叠层的散热效率。迈尔斯表示：“键合用介质会增加散热过程中的热阻，因此需要谨慎选择材料。”

晶圆背面研磨和化学机械抛光工艺需实现极高的晶圆内均匀性，晶圆厚度将从 775 微米被研磨至数十微米。这种大幅减薄工艺会导致晶圆严重变形，因此计量和光刻工艺必须逐芯进行补偿。晶圆代工厂正通过制作金属对准标记，来精准定位晶体管位置。硅对红外线具有半透明特性，因此光刻扫描仪可利用红外线照亮金属对准标记。尽管如此，在大规模量产中，逐芯补偿仍是一项耗时的工序，上述工艺的套刻容差要求约为 10 纳米。

要实现如此严苛的指标，必须融合多种全新工艺策略。费舍尔表示：“我们通过先进的研磨 / 化学机械抛光 / 等离子体减薄工艺、临时载片，以及严格的翘曲度和总厚度变化（TTV）控制，解决了晶圆减薄带来的机械风险；通过双面对准、专用正面对准标记、设计化刻蚀停止层，以及针对器件 / 中间制程堆叠层优化的通孔中置式集成方案，提升了背面对正面的对准和套刻精度。”

此外，器件晶圆还会承受晶圆键合和深度减薄带来的应力。迈尔斯表示：“键合和后续的背面减薄工艺会产生应力并导致晶圆翘曲，这种现象在晶圆边缘尤为明显，这种变形会为背面通孔、金属层与正面器件特征的高精度均匀对准带来挑战。”

而这一切工艺操作，都必须在保证 2 纳米晶体管性能的前提下完成。费舍尔表示：“全环绕栅极纳米片晶体管与背面供电网络必须进行协同设计，因为全环绕栅极器件的堆叠结构直接决定了背面电源通孔的‘连接靶位’和工艺窗口。我们通过背面介质衬层、深槽隔离技术，以及优化的阱区 / 浅槽隔离和掺杂方案，解决漏电和隔离问题；通过定制化的势垒 / 衬层和金属填充工艺、考虑电迁移的设计规则，以及优化的热处理工艺，实现低电阻、高可靠性的电源轨和通孔；通过分阶段部署（如在前期制程中验证）、密集的在线检测，以及更耐偏差的设计技术协同优化驱动型布局，提升良率并降低缺陷率。”

除了这些核心制造问题，背面供电网络还会对芯片设计流程产生重要影响。

背面供电技术对设计的影响

在晶圆背面增设电源栅格，最直接的效果就是大幅缓解正面的布线拥堵。新思科技数字实现首席产品经理吉姆・舒尔茨表示：“从布局布线的角度来看，布线拥堵已成为先进制程节点的核心问题。尽管晶体管尺寸微缩能在单位平方毫米内集成更多栅极（及功能），但通过信号线实现各器件的连接却变得愈发困难，往往会引发布线拥堵。将电源和信号布线分离，不仅能缓解拥堵、缩短信号路径，还能降低寄生电阻和电容，这对静态随机存取存储器、寄存器堆等高速知识产权模块十分有利。”

如前所述，采用背面供电技术对芯片设计的影响主要集中在布局布线环节。IBM 的德谢恩表示：“我们已对行业标准的布局布线流程进行修改，能够对多种架构的背面供电网络进行仿真。例如在布局规划阶段跳过电源布线步骤，或将电源布线限定在预定义的背面金属层。”

建模技术在这一过程中扮演着关键角色。费舍尔表示：“我们通过协同仿真和材料 / 堆叠层选择，对新增背面堆叠层带来的热效应和应力效应进行建模与优化；同时通过分阶段部署、密集的在线检测，以及更耐偏差的设计技术协同优化驱动型布局，提升良率并降低缺陷率。”

背面供电技术的落地方式和时间，取决于关键的风险管理策略。英特尔在推进背面供电方案之初就认为，该架构的成本更高、复杂度也更大。但 IBM 的德谢恩表示：“对于高性能计算应用而言，其性能提升带来的收益，将超过工艺和成本方面的风险。”

此外，尽管背面供电网络最初被设计为无源电气结构，但为晶圆背面增加功能模块能带来显著优势。舒尔茨表示：“时钟树网络通常是芯片上最关键的布线网络，为了实现低延迟的时钟信号传输，其布线通常会选用电阻最低的金属层，而背面金属层也可用于这类关键时钟信号的传输。” 他还指出，由于电子设计自动化工具不再需要解决布线拥堵问题，布局布线阶段的耗时将大幅缩短。

将电源栅格移至晶圆背面的一个弊端，是产生的耦合噪声可能会影响正面的敏感信号。在电源与信号线共布的架构中，电源线能为信号线提供天然的屏蔽保护。迈尔斯表示：“失去附近的电源 / 接地层后，敏感信号的屏蔽将变得更具挑战性。但我们可将时钟信号等部分长距离信号移至背面，使其更好地与正面的干扰源隔离。”

设计人员也在采取各类措施，补偿晶圆上的热热点问题 —— 而背面供电网络会让这一问题进一步恶化。

热分析

如今，晶体管的正面被前端互连堆叠层包裹，背面则是后端供电堆叠层，发热器件如同被夹在 “三明治” 中间。比利时微电子研究中心的仿真结果显示，背面供电网络架构下的芯片峰值温度，比传统正面供电网络高出 14℃。

硅衬基本身作为非金属，是一种性能优异的散热材料（硅的热导率为 140 瓦 / 米・开，而二氧化硅仅为 1.4 瓦 / 米・开），但在背面减薄工艺中，衬底被大量去除，导致热扩散能力大幅下降。比利时微电子研究中心热建模与表征研发团队负责人、技术骨干赫尔曼・奥普林斯表示：“热损耗主要源于硅衬底的减薄甚至移除，这会导致横向热扩散能力降低；同时，在通往冷却装置的主要热路径中，硅载片和键合界面的存在也会增加热阻。”

阳明交通大学的郑俊哲指出：“芯片冷却系统与有源器件层之间的热阻大幅增加，导致背面供电网络的热完整性受损。这种热阻增加主要源于三方面：后端工艺层本身的高热阻、晶圆背面制程中引入的额外混合键合层，以及背面供电网络技术固有的晶圆减薄效应。”

郑俊哲及其团队的研究表明，背面供电网络结构的芯片温度高于正面供电网络，在封装层面尤为明显 —— 该层面的散热面临更大阻碍。当衬底厚度减薄至 300 纳米以下时，芯片的自热效应会加剧。在传统倒装芯片封装中，正面供电网络的散热路径为：晶体管→体硅晶圆→热界面材料→散热器，部分热量也会从后端堆叠层向下传递至硅中介层，再散至印刷电路板。该研究团队的仿真显示，正面供电网络架构下的芯片最高温度为 57℃。

而在背面供电网络架构中，芯片的朝向被翻转，向顶层散发的热量需穿过键合层、热界面材料才能抵达散热器，这一路径成为主要散热通道；向下的散热路径则为：背面互连层→硅中介层→印刷电路板。该团队的仿真结果显示，背面供电网络架构下的芯片最高温度达 80℃。

目前行业广泛采用有限元建模（FEM）仿真，在芯片设计、布局规划、封装和散热器设计等各个阶段预测电子封装的热性能。尽管在正面供电网络的单片芯片封装中，采用简单的平均特性建模往往能取得良好效果，但对于背面供电网络和三维封装，行业需要更精准的建模方法。

为简化复杂的热仿真过程，IBM 研发了一种基于机器学习的模型，仅通过后端工艺的布局设计、金属层高度和材料特性，就能快速预测跨多个数量级尺度的后端堆叠层热阻。前 IBM 硬件工程师（现任职于微软）普拉布德亚・乔杜里表示：“三维堆叠结构中，底层芯片的晶体管产生的热量，需要穿过其上方所有键合芯片的后端工艺层，以及芯片间的键合层。” 该团队还指出，随着每一代制程节点的演进，晶体管和功率密度不断提升，将进一步加剧热管理的难度。

这款基于卷积神经网络的机器学习模型，将芯片设计与局部功率密度、工作负载和材料特性关联起来。该方法利用不同后端工艺布局的有限元建模仿真数据集，通过自动化方式完成 80% 的模型训练和 20% 的结果验证，可对 1×1 微米或 3×3 微米的芯片区域进行热阻预测，预测结果将导入有限元求解器，用于芯片和封装层面的仿真。与传统模型相比，该模型能在极短时间内输出高精度的热阻预测结果。

下一代技术：直接连接

背面供电技术的落地存在多种方案，各大企业目前研发的下一代技术为直接连接—— 让纳米级通孔与晶体管源漏极直接接触。该方案的各项容差要求将进一步收紧，但能为处理器带来最大幅度的频率提升、密度优化和电源效率改善，其中一项重大挑战是实现 3 纳米的套刻容差要求。

结语

在 2 纳米制程中引入背面供电网络，是半导体行业的一项重大突破，它解决了长期存在的电压损耗问题 —— 这一问题曾严重制约高性能计算的性能和能效，同时也缓解了布线拥堵难题，而在复杂的布局布线流程中，布线拥堵曾耗费大量工程时间。

但背面供电网络也要求晶圆厂具备全新的工艺能力：例如能实现晶圆深度减薄的研磨、化学机械抛光和刻蚀设备，以及能在 300 毫米晶圆上实现极高平坦度和均匀性的晶圆键合工艺。目前各大企业正研发导热性更优异的材料，以替代传统的二氧化硅用于晶圆键合。

其中最难实现的技术难点包括：实现背面互连层与正面通孔的精准对准、避免过度抛光影响寄生效应和芯片良率、厘清热影响机制并让设计人员能针对全新散热路径下的热热点进行优化。未来当互补场效应晶体管（CFET）取代纳米片全环绕栅极晶体管时，背面供电网络还将面临更多的集成挑战。但从背面供电技术和三维集成技术的发展趋势来看，行业显然需要创新的全新冷却方案，例如在芯片各层内部引入冷却介质。

参考文献

1. 费舍尔等，《采用丝带场效应晶体管（全环绕栅极）和 PowerVia 背面供电技术的英特尔 18A 平台技术，面向先进高性能计算》，2025 年超大规模集成电路技术与电路研讨会，日本京都，2025，第 1-3 页

2. 弗尔梅尔斯等，《背面供电网络的多尺度热影响：片上系统热热点挑战与部分缓解措施》，2024 年 IEEE 国际电子器件会议，美国旧金山，2024，第 1-4 页

3. 郑俊哲、许铭彬、王丞昱、郑立恒、陈冠宁，《从芯片到封装层面的背面 / 正面供电网络热性能分析》，2025 年 IEEE 国际互连技术会议，韩国釜山，2025，第 1-3 页

4. 乔杜里等，《背面供电和芯粒架构中后端工艺层热阻的快速高精度机器学习预测》，2025 年第 75 届      IEEE 电子元件与技术会议，美国达拉斯，2025，第 1577-1582 页