智能手机应用处理器封装的下一站：从PoP到Fan-Out与面板级封装

作者：时间：2025-11-06 来源：

加入技术交流群
- 扫码加入
  和技术大咖面对面交流
  海量资料库查询

摘要

应用处理器（APU）长期以PoP（Package-on-Package）形态与DRAM竖向堆叠，是智能手机主板的“面积预算中心”。2025年约65%的APU仍采用PoP，其余为单芯片封装；到2030年，基于Fan-Out（如TSMC InFO-PoP）的PoP将从2025年的约18%提升至约三分之二，传统FC-BGA/MCeP类PoP与单芯片形态占比同步下降。在材料与结构层面，Fan-Out以RDL取代层压基板，配合TIV实现更薄、更短互连路径；而MCeP通过铜芯焊球与模封树脂控制翘曲与层间距，在安卓阵营广泛落地。面板级Fan-Out（FO-PLP）正由多家OSAT推向量产，成本优势显著，但仍面临翘曲、线宽线距与RDL层数等工艺挑战。

1. 市场与系统背景

APU通常集成CPU/GPU/AI引擎等，是高集成SoC；约85%的APU与基带（BB）同芯集成，另有约15%（以Apple与Google为主）仍采用离散APU与基带芯片，导致器件在封装与系统布局上呈现不同演化路径。PoP流行的根因在于：在主板面积与高度受限的前提下，通过垂直堆叠缩短APU至DRAM的链路并为其他器件释放布板空间，但同时把散热难题直接“压在”APU之上，提升了对封装热设计与装联良率的要求。
从数量结构看，2025年PoP约占65%，单芯片APU约占35%（多见于不与DRAM同封的方案或系统层面采用MCP/NAND-DRAM组合）。

2. PoP是什么：从材料栈到装联流程

典型PoP包含：层压基板（substrate）、RDL、BGA焊球、贯穿结构（TMV/TIV）、底部填充、引线、贴片胶与EMC封料等；上层DRAM通常以错位堆叠并以金/铜引线键合至下层基板。两层可在主板上进行一次或两次回流实现互连；也可先将上层记忆体回流到APU封装后再与主板二次回流装联。
优点：节省主板面积、缩短APU-DRAM路径；缺点：散热路径受限、互连复杂度与装联容差变小，易引入错位与焊接缺陷。

3. 主流PoP技术谱系

3.1 FC-BGA / FC-CSP PoP

在2016年前，Apple以FC-BGA PoP为主；自A10（iPhone 7）起转向TSMC InFO，2017年A11以铜柱TIV取代TMV。安卓阵营在2019年前后开始在PoP中引入互连中介层（以Exynos 9810为例），截至2025年FC-BGA/FC-CSP PoP仍广泛存在，同时相当比例APU并不堆叠DRAM而是单芯片形态。
工程要点：为控制大面积翻晶裸片导致的翘曲，多采用更厚基板与更大上球尺寸作为上下层间距与可靠性的“稳定器”。

3.2 MCeP（Molded-Core Embedded Package）

MCeP由Shinko开发，通过铜芯焊球连接上下基板，抑制焊球塌陷、精确控制层间距，随后以模封树脂填充空隙，因此可配用更薄的基板并降低整体厚度；该方案已被海思、联发科与高通用于APU PoP量产。
工程意义：以结构刚度与封装材料体系协同来替代“加厚基板/加大焊球”的传统思路，取得厚度与翘曲的兼容平衡。

3.3 Fan-Out / InFO-PoP（TSMC）

Fan-Out以已测良裸片（KGD）在载板上模封形成“再构晶圆”，随后加工RDL并在其上形成凸点；由于RDL取代层压基板，封装更薄、I/O扇出范围扩展到裸片以外的模封区，电/热性能与封装面积效率显著改善。除APU外，Fan-Out WLP也被用于PMIC等器件。
量产进展与风向：

Samsung于Exynos 2400在S24/S24+上采用FOWLP；高通与联发科在2025年被传将加入该趋势。
Google正从三星工艺/Exynos系设计转向TSMC，并在Tensor G5上采用InFO（与Apple同路）。

对比一览（节选自报告表格）：

方案	SoC基底	DRAM→SoC互连	结构要点
InFO-PoP	RDL	TIV	封装更薄、扇出至模封区
FC-BGA PoP	厚基板	大上球	厚基板抑制翘曲、满足翻晶高度
MCeP	基板	铜芯焊球	控间距、模封填充、薄基板可行
（来源：TechInsights）

4. 面板级Fan-Out（FO-PLP）：成本曲线的潜在“新拐点”

2025–2026年，Amkor、ASE、PTI、nepes等多家OSAT推进FO-PLP；2027–2028年起，PLP有望在手机APU的WLP市场份额上“可见”增长。面板相较晶圆的单位面积成本优势适合智能手机这类高出货场景，但产线设备更替与工艺开发投入导致导入节奏偏稳健；当前主要挑战包括翘曲控制、线宽/线距收敛与RDL层数提升。
值得注意的是，Google曾在Tensor G3（2023）试水三星FO-PLP，随后在2024年回到标准PoP，显示PLP在APU上的量产成熟度尚需时间；传闻其将在2025年Q4的G5转向InFO-PoP。PLP已在PMIC等器件先行落地。

5. 系统架构联动：基带整合、热设计与装联工艺

基带整合：在非集成BB场景（Apple等），基带通常与自身DRAM组成FC-BGA PoP；2024年Q4 Apple发布自研5G调制解调器C1（4nm），与DRAM同侧封装，RF收发器为7nm置于另一面。高通预计至2027年逐步失去苹果基带订单，这为后续APU-BB单芯集成打开想象空间。
热问题：DRAM直接置于APU上方，热流出路径受阻，封装/系统需在材料（EMC、底填、TIM）、结构（TIV/TMV、球栅布置）与系统级散热（均热片/石墨片/VC）上协同优化。
装联工艺：PoP可一次或两次回流实现堆叠与主板互连；在倒装SoC的高度限制下，上层球尺寸与共面性控制是装联良率关键点之一。

6. 工艺/成本前瞻：2nm、芯粒与经济性

随着制程推进，裸片面积与成本上升、基板翘曲风险加剧。高端APU在2026年将进入2nm时代；芯粒（chiplet）化可将部分IP迁移至成熟节点以缓解成本与良率，但在智能手机SoC上的经济性窗口仍需数年。Fan-Out本身具备对芯粒的良好支撑性，但业内判断若要在智能手机APU落地，时间窗口大概率不早于2027–2028年。

7. 工程清单：为下一代APU封装做设计预案

封装选型矩阵：以系统厚度目标/主板层数/AI算力热设计作为一阶约束，评估InFO-PoP、MCeP与FC-BGA PoP在厚度、翘曲、I/O密度与良率上的权衡。
互连/材料：在Fan-Out中优化RDL层数与L/S，验证TIV直通路径的SI/PI窗口；在MCeP/FC-BGA中，建立上球塌陷/共面性窗口与基板厚度的DOE。
热-机械协同：建立热-机械共仿真（APDL/Ansys）评估模封系数、底填模量、TIV/TMV热阻与DRAM上方散热构件的匹配策略，避免早期疲劳失效。
装联工艺：对“一次回流叠堆+二次主板回流”和“先Top-On再与主板回流”两种流程做SPC控制与失效归因（头顶/侧壁偏移、桥连、空洞），并纳入板级再加工窗口。
供应链与良率：PLP导入需与OSAT就面板翘曲、RDL多层对准、再构面板缺陷密度建立共同KPI；以PMIC/射频前端等“先行器件”验证工艺成熟度，再迁移至APU。

8. 结论与行业展望

技术主线：从FC-BGA/MCeP向Fan-Out（InFO-PoP）迁移，是厚度、I/O密度与热/电性能的合力结果；到2030年Fan-Out类PoP将成为智能手机APU封装主流。
成本与量产：PLP具备成本曲线优势，但短期内APU仍以晶圆级Fan-Out与成熟PoP并行；PLP更多在辅助器件先行试产，等待工艺窗收敛。
系统协同：BB整合路线、多层系统热设计与板级装联良率，是评估封装路线时必须同步优化的三个维度。
时间轴：高端APU 2nm时代在即（~2026），芯粒化短期内技术可行、但经济性未必成立，真正产业化窗口预计在2027–2028年后。