基于FPGA 的ARM 并行总线研究与仿真

　　0 引言

　　在数字系统的设计中，FPGA+ARM 的系统架构得到了越来越广泛的应用，FPGA 主要实现高速数据的处理；ARM 主要实现系统的流程控制.人机交互.外部通信以及FPGA 控制等功能.I2C.SPI 等串行总线接口只能实现FPGA 和ARM 之间的低速通信 ;当传输的数据量较大.要求高速传输时，就需要用并行总线来进行两者之间的高速数据传输.

　　下面基于ARM 处理器LPC2478 以及FPGA 器件EP2C20Q240,以ARM 外部总线的读操作时序为例，研究两者之间高速传输的并行总线；其中，数据总线为32 位；并在FPGA 内部构造了1024x32bits 的SRAM 高速存储缓冲器，以便于ARM 处理器快速读写FPGA 内部数据.

　　1 ARM 并行总线的工作原理

　　ARM 处理器LPC2478 的外部并行总线由24 根地址总线.32根数据总线和若干读写.片选等控制信号线组成.根据系统需求，数据总线宽度还可以配置为8 位.16 位和32 位等几种工作模式.

　　在本设计中，用到ARM 外部总线的信号有：CS.WE.OE.DATA[310].ADDR[230].BLS 等.CS 为片选信号，WE 为写使能信号，OE 为读使能信号，DATA 为数据总线，ADDR 地址总线，BLS 为字节组选择信号.ARM 的外部总线读操作时序图，分别如图1 所示.

　　根据ARM 外部并行总线操作的时序，ARM 外部总线的读写操作均在CS 为低电平有效的情况下进行.由于读操作和写操作不可能同时进行，因此WE 和OE 信号不能同时出现低电平的情况.

　　数据总线DATA 是双向的总线，要求FPGA 也要实现双向数据的传输.在时序图中给出了时序之间的制约关系，设计FPGA 时应该满足ARM 信号的建立时间和保持时间的要求，否则可能出现读写不稳定的情况.

　　2 FPGA 的并行总线设计

　　2.1 FPGA 的端口设计

　　FPGA 和ARM 之间的外部并行总线连接框图，如图2 所示.由于FPGA 内部的SRAM 存储单元为32 位，不需要进行字节组的选择，因此BLS 信号可以不连接.为了便于实现ARM 和FPGA 之间数据的快速传输，FPGA 内部的SRAM 既要与ARM 处理器进行读写处理，还要跟FPGA 内部的其他逻辑模块进行数据交换，因此SRAM 采用双口RAM 来实现.

　　从端口的方向特性看，DATA 端口是INOUT（双向）方式，其余端口均为IN（输入）方式.从端口的功能看，clk20m 是全局时钟，在实现时应采用FPGA 的全局时钟网络，这样可以有效减少时钟延时，保证FPGA 时序的正确性.ADDR 是16 位的地址总线，由ARM 器件输入到FPGA.DATA 是32 位的双向数据总线，双向总线的设计是整个设计的重点.OE 为ARM 输入到FPGA 的读使能信号.