混合信号芯片的十字路口

构建片上系统：兼容性是构建 SoC 的关键，正如这个虚构的 IC 设计所说明的那样。为了构建它，一家无晶圆厂半导体公司使用了从几家 IP 公司获得的知识产权 （IP） 块。无晶圆厂设计人员必须确保所有模块都能协同工作，并与选择制造芯片的代工厂的半导体工艺兼容。

过去十年中，为系统制造商提供专用 IC （ASIC） 的小型 IC 设计公司数量激增。这些无晶圆厂企业之所以这样称呼，是因为他们将 IC 制造外包给商业硅芯片代工厂，启动成本相对较低，但如果市场采用他们的产品，则可以获得丰厚的回报。在丰富的设计工具的支持下，他们已经与 IBM、英特尔、摩托罗拉和德州仪器等历史悠久的大型芯片制造商并驾齐驱。

最近，电路特性的缩小和晶体管密度的上升催生了令人惊讶的片上系统 （SoC）[见图 1]，其中手机所需的大部分或全部电路都安装在单个 IC 上。如今，这些 SoC 通常包含模拟、射频和混合信号组件，以满足通信应用不断增长的需求。

尽管如此，雄心勃勃的 SoC 努力也有可能因自身的成功而窒息：芯片上可部署晶体管的数量远远超过了设计团队安排它们以执行有意义功能的能力。显然，SoC 设计人员需要来自设计与其他 SoC 元件一起使用的电路模块的知识产权 （IP） 提供商的意见。此外，他们还需要能够将 IP 库与普通的电路大小、布局和布线快速集成的设计工具。

简而言之，电子设计自动化 （EDA） 必须做的不仅仅是跟上制造技术的步伐。它还必须接受已经塑造其前景的三个颠覆性变化，进而影响更大的 IC 制造行业的前景。首先，SoC 和系统级封装应用越来越复杂，尤其是那些具有大块模拟和 RF 组件的应用。其次，无晶圆厂半导体公司需要开发商业模式，将基于 IP 的设计发送给代工厂或合同制造商。第三，SoC 设计人员需要新的集成分层设计流程（从高级概念到网表和有线门），以实现 IP 创建和广泛重用。总而言之，满足这些需求的答案将塑造 SoC 和 ASIC 创新如何被超大规模电路捕获和利用。EDA 工具对于快速、廉价地向 IC 设计公司交付半导体 IP 至关重要，即使对于小批量应用也是如此。

利润和巨大的市场增长就在前方。商业 IP 是价值 8000 亿美元的 IC 市场中最繁荣的领域之一。它由第三方开发的逻辑、存储器和处理器内核组成，供小型设计公司和大型 IC 制造商重复使用，2000 年的总收入为 6.9 亿美元，比 1999 年高出 48%。理想的情况是使设计人员能够从不同 IP 供应商制造的混合搭配产品中快速将 SoC 插入在一起 [见下表]。

对片上系统的需求

SoC 被许多人誉为系统设计的圣杯，它结合了多个子系统，节省了电路板空间和功耗，并增强了性能。1995 年，SoC 拥有数十万个门、单个可编程微处理器内核和片上存储器。如今，单个芯片上的数字、模拟和 RF 功能更加多样化。一个很好的例子是日本大阪的 Matsushita 开发的用于 DVD 系统的超级光盘控制器。该 SoC 将三个芯片的内容合二为一，降低了功耗和空间要求，同时将播放速度提高了一倍以上。

SoC 由单元和可能可重复使用的 IP 块组成，这些块可以在应用程序之间回收。示例包括数字信号处理器内核，如德州仪器 （TI） 的 TMS320C55x 系列和 Analog Devices 的 ADSP-21535。内存子系统也可以从第三方供应商处购买，作为嵌入到 SoC 中的模块。

为了促进 IP 可移植性，SoC 行业于 1996 年成立了虚拟套接字接口联盟 （VSIA）。该联盟促进了来自多个来源的 IP 的混合和匹配，并简化了称为测试台的激励反应检查的开发。使用定义标准接口的虚拟套接字概念，原则上可以在功能和物理层面上组装预先验证的 IP。换句话说，这些部分将作为一个系统以电子方式一起播放，并在芯片上组装在一起。

为了确保高可靠性，VSIA 最近成立了一个由七个组织（ARM、Fujitsu、IC-Cad Solutions、Intel、VSIA 日本特别兴趣小组 [JSIG]、Mentor Graphics 和 Synopsys）的代表组成的研究小组。他们的目标是制定一种全面的方法来衡量决定 IP 和 SoC 质量的因素。这些因素包括设计创作（定义和记录功能块的安排和交互）、设计验证、系统级验证、制造和流程成熟度开发。

事实上，VSIA 的第 10 开发工作组是一个质量研究小组，主要关注如何最好地实现通信和接口、进行验证、量化信号完整性以及保护 IP 开发人员免受未经授权使用其设计。因此，IP 提供商和 IP 集成商将能够使用通用属性来快速评估单个 IP 模块或整个 SoC 的质量。

关键约束

产品生命周期越短，SoC 设计流程满足上市时间和量产时间目标的压力就越大。中等复杂度的数字 IC 设计可能已经发现 18-24 个月足以开发到市场;但现在，对于具有模拟元件的高度复杂 SoC 的多媒体、无线和加密设计，只允许六个月的时间。

考虑一下，一个由 10 名工程师组成的设计团队在 20 个月的开发阶段，仅就工资和间接费用而言，每位工程师每年的开发成本可能超过 225000 美元，相当于大约 450 万美元的开发成本。显然，更短的上市时间将降低前端成本，并在长期内产生更大的收入。通过改进现有 EDA 工具、利用这些工具的新方法以及在 SoC 中广泛部署可重用 IP，生产力将得到提高。

对于中等复杂度的 SoC，计算机辅助设计工具被广泛用于优化设计流程。但是，将复杂的系统需求全面映射到可综合的高级架构中通常很困难，有时甚至是不可能的。因此，EDA 工具必须加倍确保在制造之前满足设计人员的空间、功耗和时序约束。

另一个挑战是将模拟功能整合到数字设计流程中。保守预测表明，此类 SoC 将从 1997 年 SoC 总数的不到 20% 增长到今年年底的 60% 以上，混合信号 IC 总收入将超过 220 亿美元。这显然是一种商业激励。

模拟（低频和越来越多的高频）电路世界的结构不如数字电路，因此范式转变目前正在重塑 EDA 行业。虽然设计流程以不断提高的数字组件性能为中心，但修订后的方法必须系统地包含数字和模拟组件，并充分利用可重用的 IP。

一个恰当的例子涉及来自加利福尼亚州圣何塞的两家公司：有线和无线 IP 通信电路提供商 inSilicon Corp. 和 SoC 开发商 Palmchip Corp.。这对公司已联手提供特定于应用的 SoC。InSilicon 的 IP 产品组合拥有 700 多个模拟和混合信号 IP 内核。该公司的 IP 将用于 CoreFrame，这是 Palmchip 的片上互连架构，其综合友好环境有助于从多个来源即插即用 IP。

一般来说，未来的设计流程将滤波器、放大器和锁相环识别为块，每个块都被提炼成其组成部分——所谓的标准宏单元，如比较器和逆变器——最终到达物理晶体管、电阻器、电容器和电感器。在每个细化级别，执行一个自上而下的综合，然后是自下而上的布局和验证循环。这个过程为下一个较低级别的粒度建立了规范 -- 将宏划分为更小的实体，称为子块 -- 以及每个块上要传递到下一个级别的约束 [见图]。

关键设计流程细节也必须改变。例如，目前，综合工具结合了线负载的统计模型，这些模型为互连分配了电容和电阻等集总电路参数;这考虑了 parasitics 和 load-dependent timing constraints。但是，向深亚微米技术和更小栅宽的迁移需要全波解决方案。

混合搭配知识产权

支撑复杂的 SoC 设计和制造过程所需的资金令人望而却步，只有最大的 IC 制造商才能负担得起运营自己的代工厂。很快，随着新工厂每座工厂接近 25 亿美元，许多芯片制造商将更难证明拥有专用设施的合理性。这些固定成本几乎本身就导致了专门的代工服务的出现，其唯一业务是定制（和大批量）IC 制造。像 UMC 和 TSMC 这样的第一批商品代工厂出现在 1980 年代初期和中期。这些专营代工厂制造了当今所有 IC 的 12%，预计到 2004 年将达到 26%。

因此，摩托罗拉、LSI Logic、Chip Express 和 Samsung 等小型、中型甚至大型公司都减少了对内部代工厂的依赖。相反，他们为客户提供规划、设计、组装和测试方面的专业知识，并将 IC 制造的负担留给专门的、纯粹的代工厂，如 TSMC、Chartered、UMC 和 Siterra。事实上，摩托罗拉的半导体产品部门计划到 2002 年底将其一半的现成芯片生产外包出去。然而，就在 1998 年，其芯片中只有不到 6% 是在国外制造的。

这些无晶圆厂业务具有引人注目的优势。如果没有巨大的固定代工成本，即使是低 SoC 产量也能盈利。设计方法可以从那些提供最佳单一用途或点解决方案的 EDA 供应商那里采用。作为客户和代工厂之间的第三方，无晶圆厂业务没有利益冲突;可以采购和制造 IP 以最好地解决技术目标。

不利的一面是，无晶圆厂 SoC 设计公司可能缺乏代工产能。虽然目前还不是问题，但由于代工总利用率低于 40%，处于历史最低水平，它可能会成为一个问题。一种补救措施是与铸造厂结成战略联盟，甚至获得它们的部分所有权，以确保在产能分配方面有发言权。尽管如此，通过第三方 EDA 工具设计 SoC、购买或许可 IP 以及外包 IC 制造需要一个有凝聚力、高度复杂的商业模式。

IP 设计机会

综合电路中包含的 IP 可以划分为功能块，用于不同的设计和不同的应用。最早实现可重用 IP 优势的设计团队是大型 IC 制造商。在 1990 年代中期，Intel、ARM 和 MIPS Technologies 开始开发嵌入式处理器内核，其中包含针对应用量身定制的指令集。全球标准化计划，如系统级设计语言 （SLDL），它简化了 IP 创作和 SoC 集成流程，以及 VSIA 的虚拟组件接口标准，它在 IP 块之间提供了定义明确和开放的数据通信协议，促进了这一趋势。

如今，越来越多的 IP 供应商正在提供各种主要嵌入式组件，用于数字重用。这些组件是现成的并集成到 SoC 中，可以提高设计人员的工作效率。此外，一旦普遍使用嵌入式可重编程逻辑来定制 IP 模块，就更容易将 IP 模块重新定位到其他特定应用，从而进一步提高生产力。

混合信号属性

数字 IP 处理二进制信号，而模拟 IP 处理电压精确指定的连续信号。对于 SoC 设计公司来说，这是一个更难的问题。一方面，用于 digital designs 的硬件描述语言包含不能用于创建 analog blocks 的 synthizing 选项。随着过去几年 VHDL 以及模拟和混合信号工具（如 Avanti 的 Varias、Cadence 的 AMSDesigner 和 Mentor Graphics 的 Advance-MS）的问世，可以仿真数字和模拟信号响应。但仿真是初级的，只能在 HDL 数字描述和基于 Spice 的模拟电路模型之间切换。

还要记住，模拟系统是由增益、噪声、转换速率和共模抑制等参数指定的。因此，与数字设计相比，整体 IP 性能更多地取决于制造工艺。因此，任何可重用的模拟 IP 都以硬形式提供：它作为物理布局和布线电路提供，并添加到设计的其余部分。

可重复使用的模拟和数字 IP 的组合通常会得到普及。如今 25% 的 SoC 中已经发现了 IP，而且在五年内可能会增加两倍。模拟部分可能已经吸收了一半以上的设计工作。特别是对于无晶圆厂公司来说，重新定位和重用模拟 IP 将是成功的先决条件。认识到这一趋势，作为全球最大的专营代工厂，台积电已经将其 0.18 μm CMOS 技术的工艺数据交付给一些模拟 EDA 综合工具供应商。如果模拟库要链接到底层物理深亚微米技术，那么这样的过程信息至关重要。

为了提高生产力，第三方 IP 供应商必须提供数字以及模拟和混合信号 IP 作为标准库，并集成到 EDA 设计流程中。至于设计公司使用的工具集，他们必须足够灵活，以管理并发的硬件和软件协同设计。线性、自上而下的设计流程以及软件和硬件设计的分离将成为过去。借助新的设计流程，设计人员可以将性能作为将 SoC 划分为硬件和软件组件的标准，并整合数字和模拟可重用 IP 以加快设计过程。IP 将通过具有即插即用功能的标准接口或包装器提供。

虽然大多数工程师认为这样的发展是一个遥远的梦想，但有一小部分工程师欢迎在两三年内推出预设计、预先验证、即插即用的 IP 内核。他们希望 IC 设计公司能够快速将这些内核放置并布线到其客户应用的标准 SoC 模板中。毕竟，他们可以指向已经发布的加利福尼亚州纽瓦克和法国格勒诺布尔的 Design-Reuse 的 Design and Reuse IP 目录 （www.us.design-reuse. com），其中包含来自 190 家公司的 1700 多个内核。虽然该目录在模拟方面没有那么广泛，并且缺乏即插即用的 IP 功能，但它表明了 IP 市场将如何发展。

通道尺寸为 0.1 μm 的下一代 IC 技术可能会导致漫长的生产过程：仅掩模就需要三个月的时间才能完成，每个掩模的成本超过 800 000 美元。当掩模需要额外的功能来容纳混合信号芯片的模拟部分时，成本会更高。然后，300 毫米晶圆的激增也将引发规模经济问题，因为设计公司可以更好地预测客户需求并自动化制造以有效地填充晶圆。事实上，更大的晶圆可能会成为无晶圆厂公司的问题，因为这些公司只需要小批量的芯片来供应利基市场;相反，他们可能不得不转向更通用、特定于应用程序、可重新配置和可重新定位的系统。当然，这些需求将要求设计工具供应商进行更多的集成和创新。