Cadence弄潮神经网络，发布高性能DSP IP

作者 王莹

　　近日，Cadence发布了首款面向汽车、监控、无人机和移动市场的神经网络DSP IP，引起了业界的关注。　Cadence公司Tensilica事业部资深市场群总监Steve Roddy专程来到北京，向媒体介绍其特点。

　　在神经网络的器件方面，英伟达主宰了通用GPU。此次Cadence Tensilica发布的神经网络DSP IP则是面向嵌入式芯片。

　　通常其他友商的方案是面向一个卷积神经网络(CNN)层，而最新的Cadence Tensilica Vision C5 DSP由于可配置，可以面向多种CNN。因为CNN更新很快，但从拿到IP到芯片上市通常要两三年时间，因此固化硬件的方案会导致不能满足未来的需求变化，所以并不合适，而此次发布的DSP IP带来了灵活性，适合嵌入式系统中的NN(神经网络)实现。

　　C5的一大亮点是计算能力可达1T MAC/s，而面积在1mm2以内(注：16nm工艺)。如此高效率的原因之一是Cadence重新设计了NN加速器。通常的NN加速器中，HW(硬件) NN ACC(加速器)与Imaging(图像)DSP、CPU或GPU的通讯/连接很繁琐，可能占整个计算工作量的40%。此次发布的C5 DSP可以把上述两种功能IP/HW合二为一。

　　最近，也有FPGA公司推出视觉导向的神经网络方案，Cadence认为，相比FPGA方案，嵌入了IP的专用芯片/ASIC的功耗更低，大批量制造成本也更低。另外，FPGA支持的运行频率较低，只有几十MHz，而Vision C5可以支持几百MHz的运行频率。

　　相比同是处理器IP厂商的Synopsys与CEVA，后两者的CNN方案需要三部分：控制、Imaging处理器、HW NN ACC。Cadence此次发布的C5把后两部分集成在一起，因此方案更为简洁，同时提高了Imaging处理的效率。

　　本文来源于《电子产品世界》2017年第6期第80页，欢迎您写论文时引用，并注明出处。