基于FPGA的PLL频率合成器设计

频率合成技术是现代通信的重要组成部分，它是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。频率合成器是电子系统的心脏，是影响电子系统性能的关键因素之一。本文结合FPGA技术、锁相环技术、频率合成技术，设计出了一个整数/半整数频率合成器，能够方便地应用于锁相环教学中，有一定的实用价值。

　　1 PLL频率合成器的基本原理

　　频率合成器主要有直接式、锁相式、直接数字式和混合式4种。目前，锁相式和数字式容易实现系列化、小型化、模块化和工程化，性能也越来越好，已逐步成为最为典型和广泛的应用频率合成器[1]。本文主要采用集成锁相环PLLphase-Lockde Loop芯片CD4046，运用FPGA来实现PLL频率合成器。

　　锁相频率合成器是由PLL构成的。一个典型的锁相频率合成器的原理框图如图1所示。

　　它的工作过程可以简单描述为：鉴相器输出电流的平均直流值乘以环路滤波器的阻抗，形成VCO的输入控制电压。VCO是一种电压―频率变换装置，具有一个比例常数。环路滤波器的控制电压调整了VCO的输出相位，除以N后，等于比较频率的相位。因为相位是频率的积分，所以这个过程同样适用于频率，输出频率可表示为：

　　公式1只有在PLL处于锁定状态下才成立，而在PLL重新调整到锁定状态的中间过程不成立。在实际应用中，R值是固定的，N值是可变的[2]，XTAL为输入信号的频率。

　　2 系统设计

　　整个系统的功能主要由FPGA芯片EPF10K10 LC84-4控制相关硬件实现。本系统的原理框图如图2所示。

　　从图2可以看出，一方面，40 MHz有源晶振通过FPGA的控制进行分频，得到1 kHz的频率信号，作为CD4046的输入基准分频，CD4046的VCO的输出信号直接输入整数分频模块和半整数分频模块；另一方面，键盘扫描输出键值，键值送往功能模块。功能模块指示“确定”，那么键值作为分频系数，送到整数分频和半整数分频模块，分别对VCO输入的信号进行分频；功能模块指示“清除”，那么分频系数清零。键值的最后一位直接控制二路选择模块：键值的最后一位是“0”，控制二路选择模块输出整数模块结果；键值的最后一位是“5”，控制二路选择模块输出半整数模块结果。分频输出的结果与锁相环的基准频率在鉴相器中进行比较，产生一个对应于这两个信号相位差的Ud电压信号，再经过环路滤波器滤除Ud中的高频分量与噪声，输出Uc，Uc再输入VCO，使得压控振荡器的振荡频率不断向输入信号的频率靠拢，最后使得环路达到锁定，VCO输出稳定频率。