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微电网模拟系统

  • 系统采用三相半桥拓扑,以STM32F407ZET6单片机为主从控制器,主控制器在dq坐标下进行控制实现三相稳压输出,从控制器采用主从均流控制实现两台三相逆变器的电流分配,采用三相同步锁相环(SRP-PLL)。逆变器单独工作时,输出交流母线电压为24.01 V,频率为49.99 Hz,总谐波畸变率为1.63%,系统整体效率为92.33%,负载调整率为0.12%。逆变器并联工作时,系统实现了两台逆变器输出功率比可调,输出线电流折算值误差最大值为0.06 A,并联工作负载调整率为0.21%。此外,系统具有友好的
  • 关键字: 三相逆变器  主从均流  SPF-PLL  201809  

PLL设计注意事项----之电源设计

  • PLL(Phase Locked Loop): 为锁相回路或锁相环,用来统一整合时脉讯号,使内存能正确的存取资料。PLL用于振荡器中的反馈技术。锁相环通常由鉴相器(PD)、
  • 关键字: PLL  振荡器  DCDC  

如何确保频率的准确测量

  •   功率分析仪在测试时出现的数据跳动、效率异常等现象,很多时候与信号的频率是否准确测量有着很大的关系,本文就对频率测量的重要性进行分析,希望能帮助大家进行更准确的测量。  首先我们来看看为什么频率的测量对其他参数会造成如此大的影响。  同步源的选择  用过功率分析仪的工程师一定会记得,在对仪器进行设置的时候,一个叫“同步源”的设置选项,该选项包括了各个测试通道的电压和电流,工程师可以自主来进行选择。该选项的选择对直流信号测试影响不大,但对交流信号的测试会有很大的影响。原因是因为如果交流信号测量数据的间隔如
  • 关键字: PLL  频率  

常用射频模块电路推荐布局方案

  •   1 频综布局  单频综布局。通常采取如图形状进行布局:左臂支为参考频率源及锁相环控制电路,右臂支为压控制振荡器(VCO)输出隔离放大电路。中部环状为锁相环(PLL)  乒乓切换式频综布局,又叫音叉式布局:音叉的两臂为对称两个 PLL 频综,臂交汇点为开关切换装置。公共臂为切换后输出放大两路。  多通道收发接收机或者发射机本振电平分配电路布局:对称树状布局。  2 混频器(MIXER)电路布局  混频电路又称上下变频电路,是发射机和超外差式接收机的重要组成部分,是一种典型的频谱搬移电路。对于接收机来讲,
  • 关键字: 射频,PLL  

FPGA学习:PLL分频计数的LED闪烁实例

  •   如图8.17所示,本实例将用到FPGA内部的PLL资源,输入FPGA引脚上的25MHz时钟,配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号,这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作,这些计数器的最高位最终输出用于控制4个不同的LED亮灭。由于这4个时钟频率都有一定的倍数关系,所以我们也很容易通过调整合理的计数器位宽,达到4个LED闪烁一致的控制。        cy4.v模块代码解析  先来看cy4.v模块的
  • 关键字: FPGA  PLL  

宽带低误差矢量幅度(EVM)直接变频发射机原理图

  • 宽带低误差矢量幅度(EVM)直接变频发射机原理图-本电路为宽带直接变频发射机模拟部分的完整实现方案(模拟基带输入、RF输出)。通过使用锁相环(PLL)和宽带集成电压控制振荡器(VCO),本电路支持500 MHz至4.4 GHz范围内的RF频率。对来自PLL本振(LO)进行谐波滤波,确保提供出色的正交精度、边带抑制和低EVM。
  • 关键字: VCO  PLL  ADI  变频发射机  

利用可编程振荡器增强FPGA应用

  • 利用可编程振荡器增强FPGA应用-可编程时钟振荡器用作FPGA系统的时序参考,可提供一系列优势。其中首要优势是为了实现时钟树优化而进行高分辨率频率选择时所带来的设计灵活性,另一个巨大优势是具有可以减少电磁干扰(EMI)的扩频调制功能。
  • 关键字: DLL  PLL  FPGA  

PLL和DLL:都是锁相环,区别在哪里?

  • PLL和DLL:都是锁相环,区别在哪里?-一般在altera公司的产品上出现PLL的多,而xilinux公司的产品则更多的是DLL,开始本人也以为是两个公司的不同说法而已,后来在论坛上见到有人在问两者的不同,细看下,原来真是两个不一样的家伙。
  • 关键字: 锁相环  DLL  PLL  

PLL锁相环的特性、应用与其基本工作过程

  • PLL锁相环的特性、应用与其基本工作过程-PLL(Phase Locked Loop),也称为锁相环路(PLL)或锁相环,它能使受控振荡器的频率和相位均与输入参考信号保持同步,称为相位锁定,简称锁相。
  • 关键字: pll  锁相环  

PLL锁相环的基本结构及工作原理

  • PLL锁相环的基本结构及工作原理-PLL(Phase Locked Loop): 为锁相回路或锁相环,用来统一整合时脉讯号,使高频器件正常工作,如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作,通常需要外部的输入信号与内部的振荡信号同步。
  • 关键字: pll  锁相环  

如何满足复杂系统的高性能时序需求

  •   时钟设备设计使用 I2C 可编程小数锁相环 (PLL),可满足高性能时序需求,这样可以产生零 PPM(百万分之一)合成误差的频率。高性能时钟 IC 具有多个时钟输出,用于驱动打印机、扫描仪和路由器等应用系统的子系统,例如处理器、FPGA、数据转换器等。此类复杂系统需要动态更新参考时钟的频率,以实现 PCIe 和以太网等其它诸多协议。  时钟 IC 属于 I2C 从器件,需要主控制器来
  • 关键字: I2C  PLL  

信号链基础知识#54 谁是音频时钟的“老板”,谁是主,谁又是从呢?

  • 如果转换器为一个 I2S 从器件,则您必须通过相同源(如果转换器带有,则可以依靠内部 PLL),提供所有三个 I2S 时钟(MCK、BCK 和 LRCK)。
  • 关键字: I2S  DSP  DAC  TI  MCK  SCK  PLL  BCK  LRCK  压控振荡器  VCO  音频  

如何根据数据表规格算出锁相环(PLL)中的相位噪声

  •   也许你也会跟我一样认为典型数据表中的某些规格难以理解,这是因为其中涵盖了一些你不太熟悉的隐含惯例。对许多RF系统工程师而言,其中一种规格便是锁相环(PLL)中的相位噪声。当信号源被用作本机振荡器(LO)或高速时钟时,相位噪声性能对满足系统要求起到了重要作用。最初从数据表中推断出该规格时似乎就像一个独立的项目。下面我来讲解一下如何通过读取PLL的相位噪声规格来对您的无线电或高速应用可达到的性能进行初步评估。  注意,PLL是一种控制回路,这种系统具备频率响应功能。参考路径中生成的噪声受控于回路中对系统输
  • 关键字: PLL  VCO  

PLL回路滤波器设计的调整指南

  •   假设您已经通过迭代信息传递相位边限和回路带宽在锁相环(PLL)上花费了一些时间。但遗憾地是,还是无法在相位噪声、杂散和锁定时间之间达成良好的平衡。感到泄气?想要放弃?等一下!你是否试过伽马优化参数?  伽马优化参数  伽马是一个数值大于零的变量。当伽马等于1时,相位边限在回路频处会达到最大值(图1)。很多回路滤波器设计方法把伽马值设为1,这是个很好的起点,但还有进一步优化的空间。  图1:伽马等于1时的波德图  伽马能够有效用于优化带内相位噪声,尤其是因压控振荡器 (VCO) 带来
  • 关键字: PLL  回路滤波器  

PLL回路滤波器设计的调整指南

  •   假设您已经通过迭代信息传递相位边限和回路带宽在锁相环(PLL)上花费了一些时间。但遗憾地是,还是无法在相位噪声、杂散和锁定时间之间达成良好的平衡。感到泄气?想要放弃?等一下!你是否试过伽马优化参数?  伽马优化参数  伽马是一个数值大于零的变量。当伽马等于1时,相位边限在回路频处会达到最大值(图1)。很多回路滤波器设计方法把伽马值设为1,这是个很好的起点,但还有进一步优化的空间。  图1:伽马等于1时的波德图  伽马能够有效用于优化带内相位噪声,尤其是因压控振荡器 (VCO) 带来
  • 关键字: PLL  滤波器  
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pll介绍

魔方之PLL   PLL,(Permutation of Last Layer),魔方速度还原法CFOP的最后一步,是将最后一层的方块移动到正确位置的一步。共有21个公式。(还有其他版本)   ---------------------------------------------------------------------------------------------   PLL( [ 查看详细 ]

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