VerilogHDL资讯-电子产品世界网

Verilog HDL 模块和端口以及门级建模

模块定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，模块内部5个组成部分：变量声明、数据流语句、底...

VerilogHDL 端口 2018-08-03

Verilog HDL简明教程(part1)

Verilog HDL简明教程(part1)-Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数...

VerilogHDL FPGA 2017-10-11

Verilog门电平模型化

下面讲述 Verilog HDL为门级电路建模的能力，包括可以使用的内置基本门和如何使用它们来进行硬件描述。...

VerilogHDL 门级电路建模 2017-06-06

Verilog HDL的历史及设计流程

Verilog HDL 是硬件描述语言的一种，用于数字电子系统设计。该语言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首创的。 Phil Moor...

VerilogHDL VHDL 2017-06-06

3-DES IP核的VerilogHDL设计

首先介绍了3-DES算法的加密/解密原理，在此基础上，采用流水线技术，设计了一种高速的3-DES加/解密IP核，并用VerilogHDL语言描述其中的各个模块。...

IP核流水线技术 2017-06-05

32位定浮点数正余弦函数FPGA实现方法

本文首先介绍了查表算法和Cordic算法原理,在这两种算法基础上,用Verilog HDL语言对32位定点数的正余弦函数进行了编程设计,结合仿真综合结果,对这两种方法从运算精度,运算速度和占用硬件资源几方面进行了分析....

Cordic算法 VerilogHDL 2017-06-05

FPGA系统设计原则和技巧之：FPGA系统设计的3个基本原则

在FPGA设计领域，面积通常指的是FPGA的芯片资源，包括逻辑资源和I/O资源等。速度一般指的是FPGA工作的最高频率。和DSP或者ARM芯片不同，FPGA设计的工作频率不是固定的，而是和设计本身的延迟紧密相联。...

FPGA系统设计高速基本单元 2017-06-05

基于Nios II的MIII总线转换板设计

本文介绍的MIII总线转换板的主要功能是将机载火控设备的MIII总线数据转换成串口数据，以方便实现与PC机的通信，这样，PC机就可读取机载设备数据或发送指令以操作总线设备。...

MIII总线 VerilogHDL 2017-06-05

硬件描述语言Verilog HDL设计进阶之：使用函数实现简单的处理器

本实例使用Verilog HDL设计一个简单8位处理器，可以实现两个8位操作数的4种操作。在设计过程中，使用了函数调用的设计方法。...

VerilogHDL 函数 2017-06-05

硬件描述语言Verilog HDL设计进阶之：自动转换量程频率计控制器

本实例使用Verilog HDL设计一个可自动转换量程的频率计控制器。在设计过程中，使用了状态机的设计方法，读者可根据综合实例6的流程将本实例的语言设计模块添加到自己的工程中。...

VerilogHDL 频率计控制器 2017-06-05

硬件描述语言Verilog HDL设计进阶之：典型实例-状态机应用

状态机设计是HDL设计里面的精华，几乎所有的设计里面都或多或少地使用了状态机的思想。状态机，顾名思义，就是一系列状态组成的一个循环机制，这样的结构使得编程人员能够更好地使用HDL语言，同时具有特定风格的状态机也能提高程序...

VerilogHDL 状态机 2017-06-05

硬件描述语言Verilog HDL设计进阶之：逻辑综合的原则以及可综合的代码设计风格

用always块设计纯组合逻辑电路时，在生成组合逻辑的always块中，参与赋值的所有信号都必须有明确的值，即在赋值表达式右端参与赋值的信号都必需在always @(敏感电平列表)中列出。...

VerilogHDL 逻辑综合 2017-06-05

硬件描述语言Verilog HDL设计进阶之：有限状态机的设计原理及其代码风格

由于Verilog HDL和 VHDL 行为描述用于综合的历史还只有短短的几年，可综合风格的Verilog HDL 和VHDL的语法只是它们各自语言的一个子集。又由于HDL的可综合性研究近年来非常活跃，可综合子集的国际标...

VerilogHDL 有限状态机 2017-06-05

硬件描述语言Verilog HDL设计进阶之：Verilog HDL高级语法结构--函数

函数的定义蕴含声明了与函数同名的、函数内部的寄存器。如在函数的声明语句中为缺省,则这个寄存器是一位的；否则是与函数定义中一致的寄存器。...

VerilogHDL 函数 2017-06-05

硬件描述语言Verilog HDL设计进阶之： Verilog HDL高级语法结构—任务

如果传给任务的变量值和任务完成后接收结果的变量已定义，就可以用一条语句启动任务。任务完成以后控制就传回启动过程。如任务内部有定时控制，则启动的时间可以与控制返回的时间不同。...

VerilogHDL 任务 2017-06-05

硬件描述语言Verilog HDL设计进阶之：task和function说明语句的区别

task和function说明语句分别用来定义任务和函数。利用任务和函数可以把一个很大的程序模块分解成许多较小的任务和函数便于理解和调试。输入、输出和总线信号的值可以传入或传出任务和函数。...

VerilogHDL task 2017-06-05

verilog HDL基础之：实例3 数字跑表

本节通过Verilog HDL语言编写一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时。数字跑表的显示可以通过编写数码管显示程序来实现，本实例只给出数字跑表的实现过程。读者还可以通...

VerilogHDL 计数器 2017-06-05

Verilog HDL基础之：时序逻辑电路

在Verilog HDL语言中，时序逻辑电路使用always语句块来实现。...

VerilogHDL 华清远见 2017-06-05

Verilog HDL基础之：Verilog HDL语言简介

Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言之一。Verilog...

VerilogHDL VHDL 2017-06-05

Verilog HDL基础之：赋值语句和块语句

在Verilog HDL语言中，信号有两种赋值方式：非阻塞赋值方式和阻塞赋值方式。块语句通常用来将两条或多条语句组合在一起，使其在格式上看更像一条语句。块语句有两种：一种是begin_end语句，通常用来标识顺序执行的语...

VerilogHDL 华清远见 2017-06-05

Verilog HDL基础之：数据类型和运算符

Verilog HDL中总共有19种数据类型，数据类型是用来表示数字电路硬件中的数据储存和传送元素的。在本书中，我们先只介绍4个最基本的数据类型，它们分别是：reg型，wire型，integer型和parameter型。...

VerilogHDL 华清远见 2017-06-05

Verilog HDL基础之：实例5 交通灯控制器

本实例通过Verilog HDL语言设计一个简易的交通等控制器，实现一个具有两个方向、共8个灯并具有时间倒计时功能的交通灯功能。...

VerilogHDL 华清远见 2017-06-05

Verilog HDL基础之：程序基本结构

Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言，也是一种结构描述的语言。也就是说，既可以...

VerilogHDL 数字逻辑电路 2017-06-05

Verilog HDL基础之：实例4 PS/2接口控制

本实例通过Verilog编程实现在红色飓风II代Xilinx开发板上面实现对键盘、LCD、RS-232等接口或者器件进行控制，将有键盘输入的数据在LCD上面显示出来，或者通过RS-232在PC机上的超级终端上显示出来。...

VerilogHDL 华清远见 2017-06-05

Verilog HDL基础之：程序设计经验（独家）

对于Verilog HDL的初学者，经常会对语法中的几个容易混淆的地方产生困惑。本文列出几个常见问题和解决它们的小窍门。...

VerilogHDL 华清远见 2017-06-05

Verilog HDL基础之：与C语言的区别与联系（独家）

Verilog HDL基础之：与C语言的区别与联系。C语言很灵活，查错功能强，还可以通过PLI（编程语言接口）编写自己的系统任务直接与硬件仿真器（如Verilog-XL）结合使用。C语言是目前世界上应用最为广泛的一种编程...

VerilogHDL 华清远见 2017-06-05

Verilog HDL基础之：组合逻辑电路的实现(原创)

Verilog HDL基础之：组合逻辑电路的实现。数字逻辑电路分为两种，分别是组合逻辑与时序逻辑。组合逻辑：输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。时序逻辑：输出不只是当前输入的逻辑电平...

VerilogHDL 华清远见 2017-06-05

Verilog HDL基础之：条件语句

Verilog HDL基础之if语句是用来判定所给定的条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。Verilog HDL语言提供了3种形式的if语句。case语句是一种多分支选择语句，if语句只有两...

VerilogHDL 华清远见 2017-06-05

Verilog HDL基础之：其他常用语句

Verilog HDL常用的其他语句有：循环语句、结构说明语句等。...

VerilogHDL 华清远见 2017-06-05

基于Verilog状态机的PLC背板总线协议接口芯片设计

设计了一组基于CPLD的PLC背板总线协议接口芯片，协议芯片可以区分PLC的背板总线的周期性数据和非周期性数据。详细介绍了通过Verilog HDL语言设计状态机、协议帧控制器、FIFO控制器的过程，25MHz下背板总...

VerilogHDL PLC背板 2017-06-05

基于FPGA的多轴控制器设计

介绍了一种基于FPGA的多轴控制器，控制器主要由ARM7(LPC2214)和FPGA(EP2C5T144C8)及其外围电路组成，用于同时控制多路电机的运动。利用Verilog HDL硬件描述语言在FPGA中实现了电机控...

VerilogHDL FPGA 2016-10-18

基于VerilogHDL的FIR数字滤波器设计与仿真

引言数字滤波器是语音与图像处理、模式识别、雷达信号处理、频谱分析等应用中的一种基本的处理部件， ......

VerilogHDL FIR数字滤波器 2014-01-04

基于VerilogHDL的SDX总线与Wishbone总线接口转化的设计与实现

...

SDX总线 VerilogHDL 2012-09-08

基于VerilogHDL语言的FIR数字滤波器设计与实现

　随着现场可编程门阵列的广泛应用，对其进行灵活的重新配置的研究也越来越多。目前绝大多数FPGA都是基于查找表LUT（Look UP Table）的技术，采用SRAM工艺生产。这种工艺的FPGA有两层结构，上层为配置存储器...

滤波器设计 2012-08-21

VerilogHDL综合性设计

VerilogHDL综合性设计　　1 时钟安排　　选用上升沿触发的单时钟信号,尽量不使用混合触发的时钟信号。因为时钟周期在时序分析的过程中是关键问题,它还影响到时钟的频率。使用简单的时钟结构利于时钟信号的分析和保持...

设计综合性 2012-07-24

基于VerilogHDL滤波器的设计

现代计算机和通信系统中广泛采用数字信号处理的技术和方法，其基本思路是先把信号用一系列的数字来表示，然后对......

滤波器 VerilogHDL 2011-08-30

基于FPGA的空间存储器的纠错系统的设计

...

BCH码 2010-12-26

基于VerilogHDL的CMOS图像敏感器驱动电路设计

Verilog HDL语言是IEEE标准的用于逻辑设计的硬件描述语言，具有广泛的逻辑综合工具支持，简洁易于理解。本文就STAR250这款CMOS图像敏感器，给出使用Verilog HDL语言设计的逻辑驱动电路和仿真结果。...

驱动电路设计 2010-12-08

基于VerilogHDL的小波滤波器的设计与实现

0 引言现代计算机和通信系统中广泛采用数字信号处理的技术和方法，其基本思路是先把信号用一系列的数字来表示，然后对这些数字信号进行各种快速的数学运算。其目的是多种多样的，有的是为了加密，有的是为了去...

VerilogHDL 小波滤波器 2009-05-06

基于VerilogHDL的背景噪声扣除电路设计

本文介绍了一种基于硬件描述语言VerilogHDL的背景噪声扣除电路设计，该设计与以往使用加减计数芯片组成的电路相比，具有与MCU接口简单，软件操作方便等优点。 ...

VerilogHDL 背景 2008-04-18