中国上海，2026 年 9 月 8 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，其基于 TSMC N3 工艺实现的面向 PCI Express® (PCIe®) 6.0 规范的 PHY 与控制器 IP 在 7 月底举行的 PCI-SIG® 合规性研讨会上一次性通过测试。该研讨会是行业首个针对 PCIe 6.0 规范的官方合规性测试活动，Cadence 的 x8 子系统解决方案在 PCIe 6.0 规范全速率 64 GT/s 下完成了测试。这套完整的 Cadence 子系统
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Cadence
PCIe 6.0
PCI Express
合规性测试
Rochester Electronics（罗彻斯特电子）9月5日宣布将Broadcom列为战略产品组合，公开库存覆盖FE、1G与10GE以太网交换芯片、PHY、SAS/SATA HBA与PCIe控制卡，以及工业用光电倍增器和多通道数字光耦等器件，并强调这些器件提供授权支持与长期供货。Rochester的定位是半导体全周期供应商：1981年成立于美国马萨诸塞州纽伯里波特，与70多家半导体制造商建立授权合作，既做授权分销，也保留大规模现货库存与晶圆/裸片库存，可以对停产器件做授权续产。这套模式服务的是设备服
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RochesterElectronics
Broadcom
以太网交换芯片
PHY
元器件长生命周期
授权分销
EOL
半导体设计 IP（知识产权核）市场规模达到 94.5 亿美元，它同时也是全球半导体整条价值链绝对的架构瓶颈。如今在 IP 层做出的技术选择，决定了下游科技产业的成本、功耗与安全水平；而该产业预计在本十年末规模将迅速迈向万亿美元级别。根据 SemiWiki 最新设计 IP 报告，2025 年全球设计 IP 市场规模同比增长 12.7%，达到 94.519 亿美元。在复杂宏观环境下实现强劲的两位数增长，证明设计 IP 依旧是芯片创新的核心基础。不过，只看表面增长率，会忽略行业内部两股力量拉扯形成的深层战略矛盾
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半导体设计
IP
软件定义汽车（SDV）正在重塑整个汽车产业。如今的车辆已演变为联网计算平台，高度依赖高性能处理器、人工智能（AI）、远程无线（OTA）软件升级、云端服务以及车万物互联（V2X）通信。每一块电子控制单元（ECU）、区域控制器与高性能处理器，都必须先建立可信身份，才能完成软件鉴权、加密数据交互或执行安全关键类功能。行业对数字可信体系的需求持续攀升，倒逼产业链重构安全设计思路。传统方案将加密密钥存储在非易失性存储器中，极易成为高级攻击手段的突破口。新一代硬件安全技术直接从芯片硅基底本身构建可信根基。近期，业内首
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车规级
PUF
IP
软件定义汽车
新思科技
随着半导体产业全面向 AI 转型，知识产权（IP）的开发、验证、管理与商业化销售模式都迎来颠覆性变革。核心要点AI 重塑 IP 全生命周期，覆盖开发、验证、检索授权、售后技术支持所有环节。AI 模型迭代速度持续加快，高度灵活的可定制 IP、完善工具链、快速落地部署能力成为硬性刚需。专业工程师的经验判断不可或缺，负责审核、校验、管控 AI 辅助生成的 IP 成果。IP 开发工程师日常工作已全面融入 AI 技术，包括可复用设计模块的搭建、验证、封装、技术支持与销售。AI 不仅改变 IP 本身的功能定义，还重构
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AI
半导体知识产权
IP
芯片知识产权供应商智邦电子 M31（M31 Technology，简称 M31）在先进制程接口 IP 推出路线图上再进一步：其 eUSB2V2 接口 IP 已基于台积电 N2P 工艺完成流片。这款适配 N2P 工艺的 eUSB2V2 IP，在架构设计、电路实现、物理版图三大环节完成协同优化。产品完全兼容 USB 2.0 生态体系，支持 1.2 伏 / 0.9 伏低压工作模式。模拟前端集成多项可调功能：可编程发送去加重，以及 CTLE/VGA（连续时间线性均衡器 / 可变增益放大器）接收均衡技术。M31 表
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M31
台积电
设计
IP
长期以来，处理器与外设间绝大部分数据传输都依靠 PCIe 互连。当下数据中心为适配 AI 算力扩容诞生了多款新型互连网络，外界一度据此认为 PCIe 已无法胜任新场景需求。但实际落地情况恰恰相反：AI 并未淘汰 PCIe，智能体 AI 等全新应用模式反而进一步巩固、强化了 PCIe 的应用价值。CXL 与 PCIe 深度绑定，架构搭建在 PCIe 协议栈上层。前期芯片厂商评估其实用价值，导致 CXL 商用起步迟缓，甚至有观点质疑其能否规模化普及。但随着配套交换机陆续上市、系统厂商理清落地场景，CXL 产业
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协议
PCIe
AI
车辆逐步迈入软件定义时代，车载半导体厂商面临双重压力：既要持续提升算力性能，同时还要严格满足能效、可靠性以及长期技术支持等硬性指标。高级驾驶辅助系统（ADAS）、整车电动化、车联网以及智能控制系统，共同拉动车载平台算力需求持续攀升。先进制程节点虽不断提升芯片性能与集成密度，但单纯依靠制程微缩已不足以解决全部问题。芯片设计人员需要在算力暴涨、严苛可靠性标准、超长产品生命周期与复杂车载运行环境之间找到平衡。为此，众多企业开始探索将先进制程工艺与面向应用的定制化优化相结合，打造新一代车载计算芯片。FinFET
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IP
车载计算平台
新思科技
AI 催生的数据洪流已超出传统硬盘（HDD）的承载能力。系统研发人员必须切换至高性能、高安全、高效率的 NVMe 固态硬盘（SSD），才能满足 AI 业务的扩容需求。随着人工智能技术普及，温数据的调用频次大幅提升，传统机械硬盘逐渐力不从心。如今几乎所有数据中心都转型为 AI 数据中心，机械硬盘已无法满足大部分近线存储场景的使用需求。各类企业与 AI 数据中心，需要将原本由机械硬盘承载的业务，逐步迁移至闪存架构的固态硬盘。存储架构切换的原因，不只是性能与容量需求。固态硬盘具备的各类特色功能，还能让 AI 数
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A 数据中心
HDD
SSD
NVMe
PCIe
MonTitan
向先进工艺节点的转型，正在重塑移动、汽车、AR/VR 与 AI 边缘设备的高速接口 IP 需求。随着 SoC 设计人员转向顶尖晶圆代工技术，对高度优化的 MIPI PHY 解决方案的需求持续增长。该领域的一项关键进展是：基于台积电 N2P 工艺实现的 C-PHY/D-PHY 组合 IP 正式推出，可为下一代应用提供更高带宽、更低功耗与更优面积效率。MIPI 接口已成为移动与嵌入式系统中连接相机、显示屏和传感器的事实标准。尽管 D-PHY 长期主导生态，但先进图像传感器与超高分辨率显示屏不断提升的数据需求，
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时钟通道壁垒
台积电
N2P
MIPI C-PHY/D-PHY
组合IP
是德科技（Keysight Technologies）推出 PCIe 7.0 接收器（RX）测试应用 N5991PB7A，进一步扩充其 PCIe 7.0 产品矩阵，实现发射端与接收端端到端完整验证。核心目标实现更快速、自动化的端到端验证，重点解决128 吉比特 / 秒（GT/s）速率下接收器性能验证难题，面向人工智能（AI）与数据中心场景设计。行业观点是德科技网络与数据中心解决方案副总裁约阿希姆・佩林斯博士（Dr. Joachim Peerlings）表示：“128 吉比特 / 秒 PCIe 7.0 接收
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是德科技
PCIe 7.0
接收器
验证方案
Diodes 公司发布PI6CG33A06，一款面向 PCIe 7.0 系统、具备六路输出的超低抖动时钟发生器，同时兼容前代 PCIe 标准。这款 PCIe 7.0 时钟发生器，主要面向 AI 基础设施所用的服务器、网络设备、高性能计算系统及数据中心平台，于圣克拉拉 PCI-SIG 开发者大会正式发布。面向 AI 基础设施的 PCIe 7.0 时钟发生器PI6CG33A06 可生成 25MHz 与 100MHz 参考时钟，均方根抖动低于 30 飞秒（fs）。优于 PCIe 7.0 规范≤67fs 的最大要
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Diodes
PCIe 7.0
时钟发生器
PI6CG33A06
近日，在安谋科技Tech Talk AI技术开放麦第二期活动中，NPU高级产品经理Benjamin Ye围绕“周易”X3 NPU IP R2版本升级进行了主题分享，详细介绍了R2版本在算力与算力密度方面的显著提升，并结合“周易”X3智能座舱、AI推理加速芯片及新兴市场等多个领域的落地案例，系统展示了“周易”X3系列NPU的最新进展与广泛应用。 1、最高算力翻倍、算力密度提升超70%据Benjamin Ye介绍，“周易”X3 R2版本相较R1最高算力翻倍，针对W4A8、W4A16主流大模型量化精度
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安谋科技
周易”X3 NPU IP R2
核心要点设计师常在单一系统中评估5 种以上互连方案，各有明确用途。芯片间（PCIe）与芯粒间（UCIe、BoW）技术目标相近，但实际挑战差异巨大。PCIe、CXL、NVLink、UALink 在大型云计算场景并存；以太网方案持续迭代，依托成熟基础设施具备优势。随着芯片复杂度提升、封装方案增多，系统组件互连的选择空间空前扩大。高效、高速的数据传输至关重要，尤其在 AI 系统中 —— 处理器与内存间的数据量呈指数级增长。数据需以足够快的速度供给处理器，避免延迟，这就要求高带宽、极低延迟。选错互连方案或架构，会
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互连方案
PCIe
UCIe
人工智能正以远超监管规则的速度渗透整个半导体生态，IP 盗窃、安全漏洞风险急剧上升，且缺乏有效防范手段。从嵌入 EDA 流程的基础模型，到影响设计、验证与物理实现的智能体系统，AI 正在重塑芯片开发方式与风险引入路径。尽管业界普遍认同 AI 治理的必要性，但现有举措碎片化、解读不统一、重意图而轻可衡量结果。简单说：当前治理严重不足，传统监管方式已落后，且难以追上创新步伐。一、AI 治理：缺失的 “护栏”Dana Neustadter（新思科技）：“AI 治理需要指导原则、法规、政策与框架流程，引导负责任的
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无防护
构建 AI
半导体生态
标准分裂
IP 泄露
运行时保障危机
东芝电子元件及存储装置株式会社（“东芝”）今日宣布，推出“TDS5C212MX”和“TDS5B212MX”两款2:1多路复用（Mux）/1:2解复用（De Mux）开关，支持PCIe®6.0[1]、USB4®2.0版[2]等新一代高速接口。新产品即日起开始批量出货。 随着服务器、工业测试设备、机器人及个人电脑不断发展，在日益受限的板载空间内，对PCIe® 6.0与USB4®2.0等超高速、宽带宽差分信号进行可靠切换的需求不断增长。东芝新产品采用自主的SOI工艺（TarfSOI™）[3]
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东芝
PCIe®6.0
USB4®2.0
高速差分信号器
近日，奎芯科技自主研发的LPDDR5X PHY IP在8nm工艺上顺利完成流片验证。实测不仅稳定达到9600Mbps速率，更超频跑通10.8Gbps，展现出在先进工艺节点上挑战极致带宽的非凡能力，为高性能计算、AI边缘计算等场景提供了高性价比的内存接口方案。满血性能：从标准到巅峰的跨越2-rank DRAM测试子板挂载方案本次流片验证采用了挂载2-rank DRAM测试子板的方案，全面覆盖了从低速到极速的工作场景。满血达标：该IP在1000Mbps至9600Mbps的速率范围内实现了DLL的精准锁定。极致
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奎芯科技
LPDDR5X
IP
硅验证
9600Mbps
SiFive 完成超额认购的 G 轮融资，募资 4 亿美元，由 Atreides Management 领投，英伟达参投，正式加速进军数据中心 CPU IP 领域。本轮融资后，这家总部位于圣克拉拉的公司估值达36.5 亿美元。据路透社报道，CEO 帕特里克・利特尔表示，本轮融资有望成为其 IPO 前最后一轮私募融资。融资用途与数据中心战略SiFive 表示，新资金将用于三大方向：加速下一代高性能数据中心架构研发扩大工程团队深化其 CPU 平台的软件栈建设具体投入领域包括：高性能标量、向量、矩阵 RISC-
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SiFive
数据中心
CPU
IP
我供职于一家 RISC‑V IP 公司晶心科技（Andes)，但我真心为 Arm 加油 —— 可能比我这个职位的大多数人愿意承认的还要多。不是因为我搞不清谁和谁竞争，而是因为对 Arm 股东最有利的一步，恰恰也是迄今为止给 RISC‑V 带来最大东风的一步。这本质上不是一个 “Arm 对决 RISC‑V” 的故事，而是一个平台经济学的故事：当中立的平台提供商开始与它赋能的客户正面竞争时，会发生什么。一、向价值链上游攀登 —— 这在商业上完全合理纵观历史，Arm 一直在稳步向价值链上游走：从 CPU IP，
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晶心科技
IP
RISC‑V
Arm
在AI大模型、超算集群和云原生数据中心蓬勃发展的今天，芯片内部和节点中的“数据高速公路”和“存储中枢”正成为制约处理器算力释放和节点整体性能的核心瓶颈。SmartDV作为领先的半导体知识产权（设计IP）与验证IP（VIP）解决方案提供商，正以其全面的高速接口、内存控制器与互连IP产品，为各类AI处理器、加速器和系统级芯片（SoC），高性能计算（HPC） 及数据中心处理器注入“超高速、低延迟、可扩展”的设计基因。3月10日至12日，SmartDV在于德国纽伦堡展览中心举办的2026年嵌入式世界展（Embed
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SmartDV
连接与存储
IP
算力芯片
1 VPU向高效、高质、低延迟发展随着AI技术的爆发，带来了视频分辨率和数据量的不断攀升，专用于视频编解码处理的VPU应运而生，成为各类视频应用的“超级工匠”。如今，VPU已成为支撑云、边、端等关键场景的核心算力单元，是半导体和AI算力赛道的重要组成部分。VPU主要由两大类芯片/硬件模块构成：一类是VPU芯片；另一种是嵌入在各种SoC、处理器、控制器等芯片/硬件模块中的VPU引擎。但是万变不离其宗，都离不开强大的VPU IP核芯。目前VPU、VPU IP的发展趋势是什么？答案是：在云、边、端场景中AI无
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VPU
VPU IP
安谋科技Arm China
安谋
2026 年 3 月 16 日，美光科技在英伟达 GTC 2026 大会上正式发布重磅消息：旗下HBM4 高带宽内存、SOCAMM2 内存模块以及业内首款 PCIe 第六代数据中心固态硬盘，均已实现大规模量产并开启批量出货，全系列产品均为英伟达 Vera Rubin AI 平台量身打造，将为智能体 AI、高性能计算等负载提供核心存储算力支撑。核心产品量产信息HBM4 高带宽内存首批量产的为 36GB 12 层堆叠版本，已于 2026 年第一季度出货，引脚速率超 11Gb/s，可提供超 2.8TB/s 的内
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美光
HBM4
SOCAMM2
内存模块
PCIe
第六代固态硬盘
人工智能的发展之路并非一帆风顺。媒体与华尔街对人工智能行业情绪的任何细微变化，都会表现出极端且剧烈的反应。狄更斯早已预见这般光景：“那是最美好的时代，那是最糟糕的时代；那是智慧的年头，那是愚昧的年头；那是信仰的时期，那是怀疑的时期；那是光明的季节，那是黑暗的季节；那是希望的春天，那是失望的冬天。” 在这些喧嚣的头条背后，人工智能推理的规模化发展正面临一个关键难题：芯片的理论峰值性能与系统厂商能实际保障的性能之间，差距正不断扩大。这一差距对算力的功耗需求和系统安全性，都产生了重大影响。这一性能差距究竟从何而
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人工智能
IP
Arteris
Ceva-Waves UWB 是业界率先符合 IEEE 802.15.4ab 标准的 UWB IP 协议，可提供高达 30 倍的扩展测距和 4 倍的数据传输速率，适用于安全访问、定位、雷达和先进数据应用. 超宽带 (UWB) 技术正从基于近距离的数字密钥和跟踪器扩展到更远距离的定位、雷达传感和高性能数据应用。为了应对这一转变，领先的智能边缘芯片和软件 IP 授权商 Ceva 公司(纳斯达克股票代码：CEVA)宣布推出其新一代 Ceva-Waves™ UWB IP，这是业界率先符合 IEEE 80
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Ceva
UWB
IP
传输距离
吞吐量
芯原股份（芯原，股票代码：688521.SH）今日宣布图像处理SoC芯片公司合肥六角形半导体有限公司（简称“六角形半导体”）在其高性能HX77系列图像处理SoC中采用了芯原成熟的IP组合，包括GCNanoUltraV 2.5D图形处理器（GPU）IP、DW100畸变矫正处理器（DeWarp Processing）IP，以及DC9200Nano显示处理器（Display Processing）IP。该SoC芯片已顺利完成流片，并实现一次流片成功。 天相芯HX77系列是一款高度集成、低功耗的图像处理
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六角形半导体
天相芯
HX77
芯原
Nano IP
AR显示处理器
基于 Ceva 第三代 PentaG 平台的PentaG-NTN加速了卫星网络和蜂窝网络的融合 随着卫星连接迅速成为5G网络最具战略意义和颠覆性的扩展，领先的智能边缘芯片和软件IP授权商Ceva公司(纳斯达克股票代码：CEVA)今日宣布推出PentaG-NTN™，这款新型5G-NTN(非地面网络)调制解调器IP子系统专为支持低地球轨道(LEO)和中地球轨道(MEO)星座的卫星用户终端而设计。PentaG-NTN旨在加速基于标准的卫星连接的部署，使卫星运营商、卫星星座开发商和终端创新者能够更快地将
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Ceva
PentaG-NTN
5G
高级调制解调器
IP
向多芯粒(Chiplet)集成转型既充满前景，也带来了复杂性。可扩展的互连技术与自动化工具，正成为支撑未来设计的关键要素。芯粒已成为下一代系统架构讨论中的核心主题。当前行业描绘的愿景是：设计团队能够选用不同来源的裸芯，通过标准化接口与简化流程，搭建多芯粒系统。业界常将其类比为现成 IP 组件，期望芯粒能像无源器件甚至单片机一样，易于使用且具备互操作性。然而，这一愿景虽极具吸引力，却与现实仍有很大差距。芯粒集成的现状芯粒通常分为两类架构：同构横向扩展与异构解耦。同构设计在一个封装内使用多个相同裸芯以提升性能
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芯粒
互操作性
Arteris
IP
Chiplet
NoC
物联网和智能家居市场的爆炸式增长推动了对高度集成、高能效连接解决方案的需求，这些解决方案能够简化设计并加快产品上市速度。为了满足这一需求，领先的智能边缘芯片和软件IP授权商Ceva公司近日布，瑞萨电子株式会社 (Renesas Electronics Corporation) 已将Ceva-Waves Wi-Fi 6和低功耗蓝牙IP集成到其新推出的RA6W1和RA6W2组合式微控制器(MCU)中，为智能家居、工业和消费电子设备提供强大的无线性能。瑞萨电子的 RA6W1 双频 Wi-Fi 6 MCU 和 R
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Ceva
Wi-Fi 6 IP
蓝牙IP
瑞萨
组合式MCU
Diodes 公司（Diodes）近日宣布推出符合汽车规范的 PI2MEQX2505Q，这是一款 1.8V、2.5Gps MIPI D-PHY ReDriver 信号调节器，具有四条差分数据通道和一条时钟通道，专为 MIPI D-PHY 1.2 协议设计。该器件能在涉及PCB走线、连接器和线缆的通道中再生D-PHY信号，通过补偿频率损耗，提供从CSI-2/DSI來源端到接受端的最佳电气性能。与市面上其他重定时器解决方案不同，PI2MEQX2505Q 配置支持最高2.5Gbps的数据速率，能够满足汽车摄像监
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Diodes
D-PHY
信号调节器
pcie 4.0 phy ip介绍
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