Synopsys推出Synphony高层次综合

　　来自单一模型的高层次综合

　　Synphony HLS引擎能够为ASIC、FPGA、快速原型或虚拟平台综合优化的架构，同时通过各级别的实施流程保持验证的连贯性。考虑到用户指定的目标和架构限制，通过在语言和模型边界(包括M语言和IP模块)以及整个设计层次上应用排线、编制和约束优化，HLS引擎能够在多层级上进行自动优化。

　　Synphony HLS用于ASIC设计

　　Synphony HLS具备新的先进的时序评估功能，在给定的ASIC技术下，能够自动地利用Design Compiler获取自动排线和快速时序收敛过程中所需的精确信息。

　　Synphony HLS用于FPGA设计

　　Synphony HLS还可为广泛的FPGA产品系列(Actel, Altera, Lattice, 和Xilinx)提供先进的时序和特定器件优化。这包括在当今FPGA器件中，硬件乘法器、存储器、移位寄存器和其他高级硬件资源的优化映射。

　　Synphony HLS用于快速原型

　　利用Synphony HLS和Synopsys技术领先的Confirma快速原型解决方案，设计团队能够快速地将他们的设计在流片前搭建出原型，并在设计周期的更早期开始高性能算法验证和软件开发。

　　用于更早期软件开发和更快系统验证的C-Output

　　通过将C模型创建成开发流程中的自然副产品，Synphony HLS补充了C/C++实施、验证和嵌入式软件开发流程。Synphony HLS生成定点ANSI-C模型，可用于各种系统仿真环境和虚拟平台，包括Synopsys的Innovator、System Studio、VCS 和 SystemC 流程。从而Synphony HLS确保了在设计周期的更早期开始基于C的核查和验证。

　　“迄今为止，还没有一种能够在抽象层级上自动获取连贯验证流程的方法，也没有用非常流行的M语言实现的具备优化输出的实现流程。”Synopsys 副总裁兼Synplicity 事业部总经理，Gary Meyers说：“有了Synphony HLS，我们能够为系统和软件验证提供一种比竞争对手更快和更可靠的方法。结合Synopsys技术领先的系统原型和硬件辅助验证解决方案，设计团队们能够更加经济和更加可靠地设计和验证他们复杂的芯片和软件。”