基于SystemC的系统级芯片设计方法研究

　　把前面用SystemC Compiler综合生成的Verilog文件倒入ISE中，调用FCⅡ(FPGA Compiler Ⅱ)，对代码加约束，包括时间约束、引脚约束、时钟频率等，进行逻辑综合和优化，得到的网表可以以EDIF格式输出，并与布局布线工具(webpack suite)接口,完成布局布线操作。布局布线完成后会产生一个布局布线后的网表文件、标准延迟文件（SDF）和一个后缀名位b it的二进制配置文件，其中SDF包含从布线之后提取出来的逻辑单元和连线的时序信息。然后连接好下载电路，运行下载配置文件，实现对FPGA的配置，配置采用的是EDA实验板O PEN FPGA4.0。把ISE生成的配置文件bit文件烧录到FPGA XC2S50上完成。整个实现流程如图5所示。

　　从对FPGA XC2S50中消耗的逻辑资源分析可以看到，系统的等效门为1 124个门。

　　值得注意的是，在整个设计过程中，测试平台一直没有改变，这样在设计被不断完善的过程中，保证不引入新的设计错误而始终符合设计要求。

　　6 结语

　　本文针对目前业界比较热门的新型系统设计语言SystemC的设计方法进行了深入研究，并结合具体实例开发提出了一套完整的采用SystemC及其平台设计的思路和方法。实验结果证明这套方法的可行性。由于目前如何采用SystemC进行设计还没有一个完全的设计规范流程，因此，如何将本文中的设计思路和流程完善使之更为通用，仍需进一步深入研究。我们相信基于SystemC的设计必将成为IC设计领域系统级设计的最佳标准之一。

　　参考文献

　　［1］Synopsys Inc.SystemC version1.0 User′s Guide.http://www.systemC.org.

　　［2］Synopsys Inc.SystemC version2.0 User′s Guide.http://www.systemC.org.

　　［3］Synopsys Inc.Functional Specification for SystemC 2.http://www.systemc.org. 

　　［4］Berlekamp Elwnr.Bitserial ReedSolomon encoders［J］.IEEE Transon Information Theory，1982，IT28(6):869-873.

　　［5］Kwon S,Shin H.An Areaefficient VLSI Architecture of Reedsolo mon Decoder/Encoder ro Digital VCRS［J］. IEEE Trans. Consumer Electronics,199 7，43(4):1 019-1 027.